P. 1
Modul Rld

Modul Rld

|Views: 95|Likes:
Published by Pur Wanto

More info:

Published by: Pur Wanto on Mar 10, 2013
Copyright:Attribution Non-commercial

Availability:

Read on Scribd mobile: iPhone, iPad and Android.
download as PDF, TXT or read online from Scribd
See more
See less

03/10/2013

pdf

text

original

Sections

  • 2.1.INVERTER/NOT Gate
  • 2.2.AND Gate
  • 2.3.NAND Gate
  • 2.4.OR Gate
  • 2.5.NOR Gate
  • 3.1.HALF ADDER (Rangkaian setengah penjumlah)
  • 3.2.FULL ADDER (Rangkaian penjumlah penuh)
  • 3.3.HALF SUBTRACTOR (Rangkaian setengah pengurang)
  • 3.4.FULL SUBTRACTOR (Rangkaian pengurang penuh)
  • 3.5.DEKODER
  • 3.6.ENKODER
  • 3.7.MULTIPLEKSER
  • 3.8.DEMULTIPLEKSER
  • 4.1.Penyederhanaan menggunakan dalil aljabar Boolean
  • 4.2.Penyederhanaan dengan menggunakan metode K-MAP
  • 4.2.1.Kondisi acuh (Don’t care condition)
  • 4.2.2.Cara penggambaran map:
  • 5.1.Sistem bilangan Desimal
  • 5.1.1.Konversi ke sistem bilangan Biner
  • 5.1.2.Konversi ke sistem bilangan Heksadesimal
  • 5.2.Sistem bilangan Biner
  • 5.2.1.Konversi ke sistem bilangan Desimal
  • 5.2.2.Konversi ke sistem bilangan Heksadesimal
  • 5.3.Sistem bilangan Heksadesimal
  • 5.3.1.Konversi ke sistem bilangan Desimal
  • 5.3.2.Konversi ke sistem bilangan Biner
  • 6.1.2.Saklar/Switch
  • 6.1.3.LED (Light Emiting Diode)
  • 6.1.5.IC (Integrated Circuit)
  • 6.2.Cara menarik garis penghubung antar komponen
  • 6.3.Logic Converter
  • 7.1.1.Bahasan tentang file *.pld
  • 7.1.2.Bahasan tentang file *.si
  • 7.2.1.Pembuatan PCB Wizard
  • 7.2.2.Penempatan Komponen
  • 7.2.5.Mengubah ukuran Pad

Praktikum Rangkaian Logika dan Digital

Daftar Isi...................................................1 Tata Tertib Praktikum RLD....................................3 Bab 1 BAB 2
2.1. 2.2. 2.3. 2.4. 2.5. 2.6. 2.7.

Pendahuluan........................................4 Gerbang Logika.....................................6
INVERTER/NOT gate............................................ 6 AND gate..................................................... 6 NAND gate.................................................... 7 OR gate..................................................... 7 NOR gate.................................................... 8 X-OR gate................................................... 8 X-NOR gate.................................................. 9

Petunjuk Praktikum Percobaan I...............................5

BAB 3
3.1. 3.2. 3.3. 3.4. 3.5. 3.6. 3.7. 3.8. 3.9.

Logika Kombinasi..................................10
Half Adder(Rangkaian setengah penjumlah).................... 10 Full Adder( Rangkaian penjumlah penuh)...................... 10 Half Subtractor(Rangkaian setengah pengurang)............... 11 Full Subtractor(Rangkaian pengurang penuh).................. 11 Dekoder..................................................... 12 Enkoder..................................................... 12 Multiplekser................................................ 13 Demultiplekser.............................................. 14 Komparator.................................................. 15

BAB 4
4.1. 4.2.

Penyederhanaan persamaan boolean..................16
Penyederhanaan menggunakan dalil aljabar boolean ........... 16 Penyederhanaan dengan menggunakan metode K-Map.............. 17 4.2.1. Kondisi Acuh(Don’t care condition).................. 17 4.2.2. Cara penggambaran map................................ 17 4.2.3. Langkah-langkah penyederhanaan dari sebuah fungsi 18 dengan menggunakan metode K-map.....................

BAB 5
5.1.

Sistem Bilangan...................................21
Sistem bilangan desimal..................................... 21 5.1.1. Konversi ke sistem bilangan biner.................... 21 5.1.2. Konversi ke sistem bilangan heksadesimal............. 22

5.2.

Sistem bilangan biner....................................... 22 5.2.1. Konversi ke sistem bilangan desimal.................. 22

Divisi Logika & Digital
Laboratorium Komputer Gd. E lt. 5 Hal : 1

Praktikum Rangkaian Logika dan Digital
5.2.2. Konversi ke sistem bilangan heksadesimal............. 23 5.3. Sistem bilangan heksadesimal......................... 5.3.1. Konversi ke sistem bilangan desimal....... 5.3.2. Konversi ke sistem bilangan biner........ 23 23 23

Petunjuk praktikum percobaan II............................. 24 BAB 6
6.1.

Electronics Workbench 5.12........................28
Cara mengambil komponen yang akan digunakan................. 28 6.1.1. Logic gate/gerbang-gerbang logika.................... 28 6.1.2. Saklar/switch........................................ 28 6.1.3. LED(Light Emiting Diode)............................. 29 6.1.4. Power supply/sumber tegangan......................... 29 6.1.5. IC(Integrated Circuit)............................... 30

6.2.

Cara menarik garis penghubung antar komponen................ 30

6.3. Logic converter........................................30

Petunjuk praktikum percobaan III............................32 BAB 7
7.1

Protel 99 SE......................................33
Mendesain PLD(Programmable Logic Control)..............33
7.1.1 7.1.2 Bahasan tentang file *.Pld........................... 36 Bahasan tentang file *.si............................ 37

7.2

Mendesain PCB(Printed Circuit Board)...................38
7.2.1. Pembuatan pcb wizard................................. 38 7.2.2. Penempatan komponen.................................. 39 7.2.3. Penempatan track(jalur).............................. 39 7.2.4. Mengubah ukuran track................................ 42 7.2.5. Mengubah ukuran pad.................................. 43 7.2.6. Penge-print-an hasil desain PCB...................... 43

Lampiran A.................................................. 44 Lampiran B.................................................. 45 Lampiran C.................................................. 47

Divisi Logika & Digital
Laboratorium Komputer Gd. E lt. 5 Hal : 2

Praktikum Rangkaian Logika dan Digital

1.

Praktikan tidak

harus

datang

tepat

pada

waktunya, praktikum

sesuai dan

dengan

jadwal untuk

praktikum yang telah ditentukan. Jika terlambat ≥15 menit, praktikan diperkenankan untuk mengikuti diwajibkan mendaftar ulang ke bagian administrasi.

2.
3. 4.

Praktikan Sebelum

diwajibkan

untuk

membawa

kartu

praktikum diwajibkan

pada untuk

setiap mengisi

percobaan untuk ditandatangani oleh asisten yang bersangkutan. melaksanakan praktikum, praktikan daftar hadir pada form yang telah disediakan. Praktikan harus berpakaian rapih dan sopan. Dilarang memakai pakaian tanpa 5. kerah (kaos oblong) dan sandal, serta dilarang merokok dan membawa peralatan yang dapat mengganggu jadwal praktikum. Praktikan hendaklah memeriksa kelengkapan peralatan praktikum sebelum praktikum dimulai dan merapihkan serta menghitungnya kembali setelah selesai. Hendaklah penggunaan peralatan sesuai dengan pengarahan dari asisten, asisten, 6. jika maka terjadi biaya kerusakan perbaikan setelah mendapatkan oleh arahan dari yang ditanggung praktikan

bersangkutan. Pemberian nilai praktikum berikut:    7. Percobaan (keaktifan). Laporan dan kerapihan laporan. Alat (khusus percobaan 2 dan 3). setiap percobaan mengikuti kriteria sebagai

Praktikan yang tidak dapat mengikuti praktikum sesuai dengan jadwal yang telah ditentukan, harus melapor kepada asisten piket selambatlambatnya 1 hari sebelum pelaksanaan praktikum tersebut.

8.

Praktikan yang tidak membawa tugas pendahuluan yang diberikan oleh asisten tidak diperkenankan mengikuti praktikum dan diwajibkan untuk mendaftar susulan. ulang ke bagian administrasi untuk pelaksanaan praktikum

9.

Dispensasi/perubahan waktu hanya diberikan kepada mereka yang benarbenar mempunyai alasan yang sah, dengan disertai bukti-bukti, antara lain:    Sakit. Ada Quiz/ujian. Bentrok dengan praktikum yang lain.

Divisi Logika & Digital
Laboratorium Komputer Gd. E lt. 5 Hal : 3

Praktikum Rangkaian Logika dan Digital

Sistem logika dan digital menggunakan sinyal yang mempunyai nilai yang berbeda dan menggunakan unsur rangkaian yang mempunyai dua keadaan stabil, nol dan satu. Apakah suatu tindakan itu baik atau buruk?, apakah suatu keputusan benar atau salah?, apakah jawabannya ya atau tidak?. Seringkali jalan pikiran dan logika kita berurusan dengan upaya untuk mencari jawaban dari pertanyaan yang mempunyai dua nilai seperti diatas. Logika dua nilai itu sangat mempengaruhi pemikiran Aristoteles serta para matematikawan yang merasakan adanya hubungan antara logika itu dengan suatu proses aljabar. De Morgan membuka jalan yang menghubungkan logika dengan matematika, tetapi Boole(1854) yang berhasil menyatukannya. Boole menciptakan suatu aljabar baru yang menggantikan metode Aristoteles. Metode aljabar Boole digunakan untuk menguraikan, memanipulasi, menyederhanakan pernyataan logika dengan cara yang sistematik. Keunggulan metode Boole ini terletak pada kesederhanaan dan ketepatannya. Aljabar Boole tidak mempunyai dampak terhadap dunia teknik sampai Shannon (1938) menerapkan aljabar baru tersebut untuk rangkaian pengalihan telepon (Telephone Switching Circuit). Karena suatu saklar pengalih adalah suatu peralatan biner (terhubung atau terputus), Shannon dapat menganalisis dan merancang rangkaian pengalih itu dengan menggunakan aljabar Boole. Pada saat ini, khususnya dalam bidang elektronika, penggunaan teknik digital telah banyak menggantikan kerja yang sebelumnya menggunakan teknik analog. Alasan utama terjadinya pergeseran menuju teknologi digital itu adalah sebagai berikut: 1. Sistem digital lebih mudah dirancang. 2. Penyimpanan informasi mudah dilakukan. 3. Ketepatan dan ketelitian lebih tinggi. 4. Operasinya dapat dengan mudah diprogramkan. 5. Sistem digital lebih kebal terhadap derau (noise). 6. Lebih banyak rangkaian digital sistem yang dapat dibuat dalam bentuk dunia chip nyata rangkaian terpadu (IC – Integrated circuit). Satu-satunya kekurangan digital adalah karena sesungguhnya adalah sistem analog. Hampir semua besaran fisik di alam ini bersifat analog, dan besaran itulah yang merupakan masukan dan keluaran yang dapat dipantau , yang diolah dan dikendalikan oleh sistem.

Divisi Logika & Digital
Laboratorium Komputer Gd. E lt. 5 Hal : 4

1 buah logic trainer INTIKIT CK 353 lengkap dengan power supply 5 V. Laporan percobaan I: Berisi laporan pendahuluan yang sudah berisi data hasil percobaan ditambah dengan soal asli + jawaban dari soal-soal yang diberikan oleh asisten yang bersangkutan. Perhatikan saklar dan Led yang digunakan sebagai variabel input/output. Mengkonversikan suatu sistem bilangan ke sistem Peralatan yang digunakan: 1. realisasi gate dengan gate. 4. Tentukan dan letakkan tiap-tiap IC TTL yang dimaksud pada Logic Trainer dengan benar (perhatikan antara Vcc 5 V dan Ground 0 V).  Menyederhanakan persamaan logika dengan menggunakan dalil-dalil aljabar boolean. percobaan I. Quine Mc Cluskey. Tentukan gate yang akan diuji dan pahami persamaan Booleannya. Amati dan pahami setiap rangkaian gate yang dimaksud. Kabel-kabel penghubung. 2. Isi setiap tabel kebenaran (truth table) pada jenis rangkaian yang dimaksud. Karnaugh Map. dan dikumpulkan 2 hari setelah pelaksanaan praktikum Divisi Logika & Digital Laboratorium Komputer Gd. 5. 2 buah IC 7404 (Hex Inverter). E lt. 3. 2. Nilai output 1 diberikan jika led menyala dan nilai output 0 diberikan jika led mati. Hubungkan input/output tiap gate pada IC TTL yang dimaksud dengan memperhatikan jenis rangkaian yang akan diuji. 4.Praktikum Rangkaian Logika dan Digital Tujuan Percobaan:  Mempelajari dan memahami sifat-sifat dan fungsi dari suatu gerbang logika dan logika kombinasi. dan truth table yang berada pada bab 2 dan 3 pada kertas double folio bergaris (tulis tangan). Baca teori tentang penyederhanaan persamaan boolean dan sistem bilangan.  bilangan yang lainnya. Langkah-langkah yang perlu diperhatikan 1. 5 Hal : 5 . 3. Tugas Pendahuluan: Tulis semua simbol logic gate. 6. 3 buah IC 7410 (Triple 3 input Nand gate). 5. 4 buah IC 7400 (Quad 2 input Nand gate).

Pada umumnya desain dasar sebuah IC TTL 74XX dapat dilihat pada gambar dibawah ini.Praktikum Rangkaian Logika dan Digital Gerbang-gerbang persamaan yang logika merupakan dalam dasar untuk Boolean. 7410. 5 Hal : 6 .1. 7404. yang biasanya terdapat pada pin 7(0 Volt) dan pin 14(5 Volt). merealisasikan semua dinyatakan aljabar Persamaan-persamaan tersebut dapat direalisasikan dengan menggunakan IC Transistor-Transistor Logic (TTL) dengan tipe 74XX yang sesuai (misalnya: 7400. IC TTL ini membutuhkan tegangan sebesar 5 Volt. AND Gate Simbol: Realisasi AND gate dengan menggunakan 1 buah INVERTER dan 1 buah NAND gate: Divisi Logika & Digital Laboratorium Komputer Gd. 2. E lt.2. INVERTER/NOT Gate Simbol: Realisasi INVERTER dengan menggunakan 1 buah IC 7404: A 0 1 Y 2. dsb). 7420.

4.3. OR Gate Simbol: Realisasi OR gate dengan menggunakan 2 buah INVERTER dan 1 buah NAND gate: Realisasi OR gate dengan menggunakan 1 buah IC 7400 dan 1 buah IC 7404: Divisi Logika & Digital Laboratorium Komputer Gd. 5 Hal : 7 . NAND Gate Simbol: Realisasi NAND gate dengan menggunakan 1 buah IC 7400: A 0 0 1 1 B 0 1 0 1 Y 2.Praktikum Rangkaian Logika dan Digital Realisasi AND gate dengan menggunakan 1 buah IC 7400 dan 1 buah IC 7404: A 0 0 1 1 B 0 1 0 1 Y 2. E lt.

6. EXCLUSIVE-OR/X-OR Gate Simbol: Realisasi X-OR gate menggunakan 2 buah INVERTER dan 3 buah NAND gate: Divisi Logika & Digital Laboratorium Komputer Gd. 5 Hal : 8 . E lt.5.Praktikum Rangkaian Logika dan Digital A 0 0 1 1 B 0 1 0 1 Y 2. NOR Gate Simbol: Realisasi NOR gate dengan menggunakan 3 buah INVERTER dan 1 buah NAND gate: Realisasi NOR gate dengan menggunakan 1 buah IC 7400 dan 1 buah IC 7404: A 0 0 1 1 B 0 1 0 1 Y 2.

5 Hal : 9 . E lt.Praktikum Rangkaian Logika dan Digital Realisasi X-OR gate dengan menggunakan 1 buah IC 7400 dan 1 buah IC 7404: A 0 0 1 1 B 0 1 0 1 Y 2.7. EXCLUSIVE-NOR/X-NOR Gate Simbol: Realisasi X-NOR gate dengan menggunakan 2 buah INVERTER dan 3 buah NAND gate: Realisasi X-NOR gate dengan menggunakan 1 buah IC 7400 dan 1 buah IC 7404: A 0 0 1 1 B 0 1 0 1 Y Divisi Logika & Digital Laboratorium Komputer Gd.

Praktikum Rangkaian Logika dan Digital Rangkaian kombinasi terdiri dari variabel masukan.1. gerbang logika.2. 3. FULL ADDER (Rangkaian penjumlah penuh) Rangkaian logika kombinasi yang melakukan operasi penjumlahan 3 bit. dan variabel keluaran tetapi tidak mempunyai jalur umpan balik. 1 NAND gate. E lt. HALF ADDER (Rangkaian setengah penjumlah) Rangkaian logika kombinasi yang melakukan operasi penjumlahan dua bit. Realisasi Half Adder menggunakan 1 INVERTER. 1 X-OR gate: A 0 0 1 1 B 0 1 0 1 Sum Carry 3. 5 Hal : 1 0 . Realisasi Full Adder menggunakan 3 buah NAND gate dan 2 buah X-OR gate: Divisi Logika & Digital Laboratorium Komputer Gd.

4. 5 Hal : 1 1 . dan 1 buah X-OR gate: A 0 0 1 1 B 0 1 0 1 Difference Borrow 3. Realisasi Half Subtractor menggunakan 2 buah INVERTER. dan menghasilkan selisih kedua bit tersebut. Divisi Logika & Digital Laboratorium Komputer Gd. E lt. HALF SUBTRACTOR (Rangkaian setengah pengurang) Rangkaian logika kombinasi yang melakukan operasi pengurangan 2 bit. dengan memperhitungkan bahwa 1 telah dan 2 buah X-OR gate: dipinjam oleh tingkat yang lebih rendah.3. 1 buah NAND gate. Realisasi Full Subtractor menggunakan 2 buah INVERTER. FULL SUBTRACTOR (Rangkaian pengurang penuh) Rangkaian logika kombinasi yang melakukan operasi pengurangan 2 bit. 2 buah NAND gate.Praktikum Rangkaian Logika dan Digital A 0 0 0 0 B 0 0 1 1 C 0 1 0 1 Sum Carry A 1 1 1 1 B 0 0 1 1 C 0 1 0 1 Sum Carry 3.

Dalam berbagai keadaan.6. Misal. 5 Hal : 1 2 . yang dapat kita definisikan sebagai enkoder yang menggunakan prioritas pada semua input-inputnya.Praktikum Rangkaian Logika dan Digital A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 Difference Borrow 3. Realisasi rangkaian dekoder 2-ke-4 menggunakan 6 buah INVERTER dan 4 buah NAND gate: 3. ENKODER Rangkaian logika kombinasi yang menerima 2n saluran masukan. maka suatu saat akan timbul beberapa input yang mempunyai nilai logic yang sama. kita ambil contoh Divisi Logika & Digital Laboratorium Komputer Gd. kita mengenal desain Priority Encoder. Oleh karena itu. E lt. dan menghasilkan suatu sandi biner dengan n saluran keluaran.5. satu untuk setiap informasi diskret. DEKODER Rangkaian logika kombinasi n yang mengubah suatu sandi biner dengan n variabel masukan menjadi 2 saluran keluaran.

Sehingga apabila dalam waktu bersamaan keduanya mempunyai input dengan nilai logic yang sama. Realisasi rangkaian enkoder 4-ke-2 dengan menggunakan 2 buah gerbang OR: Low Priority Encoder akan menghasilkan output D0 bernilai logic 1. E lt. maka untuk untuk High Priority Encoder. sebaliknya. Secara umum suatu multiplekser dengan 2 masukan dan 1 keluaran memerlukan n saluran pemilih. sedangkan 3.7. MULTIPLEKSER Rangkaian logika kombinasi n yang memilih sinyal. Desain multiplekser 4-ke-1: Realisasi rangkaian multiplekser 4-ke-1 dengan menggunakan 2 buah INVERTER dan 5 buah gerbang NAND: Divisi Logika & Digital Laboratorium Komputer Gd.Praktikum Rangkaian Logika dan Digital pada 10 to 4 priority encoder dengan D0 berprioritas rendah (LSB) dan D9 memiliki prioritas tertinggi (MSB). 5 Hal : 1 3 .

Demultiplekser merupakan kebalikan dari multiplekser. dan menentukan besar relatifnya. Desain demultiplekser 1-ke-4: Realisasi dengan demultiplekser menggunakan 6 1-ke-4 buah INVERTER dan 4 buah NAND gate: 3. 5 Hal : 1 4 .9.Praktikum Rangkaian Logika dan Digital B 0 0 1 1 A 0 1 0 1 Input Output (Y) 3. Divisi Logika & Digital Laboratorium Komputer Gd. E lt. Komparator Rangkaian logika kombinasi yang Selector A B 0 0 0 1 1 0 1 1 Input Y3 Outpu t Y2 Y1 Y0 dapat membandingkan dua bilangan A dan B.8. Demultiplekser dapat dimisalkan sebagai penyalur data (data selector). mempunyai 1 masukan dan menghasilkan banyak keluaran. Suatu demultiplekser dapat berfungsi sebagai rangkaian dekoder jika masukan tunggal itu dihubungkan secara permanen dengan suatu sinyal yang bersesuaian dengan logika-1. DEMULTIPLEKSER Rangkaian logika kombinasi yang menerima informasi dari beberapa saluran dan membagikannya ke tujuan yang jumlahnya lebih banyak.

E lt. A<B. 5 Hal : 1 5 . Realisasi komparator 2 bit dengan menggunakan 7 buah INVERTER dan 13 buah NAND gate: A1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 A0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 B1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 B0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 f1 f2 f3 Divisi Logika & Digital Laboratorium Komputer Gd.Praktikum Rangkaian Logika dan Digital Hasil perbandingan itu diperagakan disini dengan tiga keluaran yang menunjukkan apakah A>B. A=B .

Metode peta (map) memberikan suatu prosedur yang mudah dan langsung dalam proses penyederhanaan fungsi Boole. Cara itu dapat dipandang sebagai suatu tabel kebenaran dalam bentuk gambar dan merupakan perluasan dari diagram Venn. 5 Hal : 1 6 . tetapi belum dapat dipastikan bahwa pernyataan yang disederhanakan oleh aljabar Boole itu merupakan pernyataan yang paling sederhana. Contoh soal: 1. E lt. 4. Prosedur meminimumkan itu agak sulit dirumuskan karena ketiadaan aturan khusus yang jelas untuk menentukan langkah manipulasinya. Divisi Logika & Digital Laboratorium Komputer Gd. Semua dalil-dalil dan teorema dari aljabar Boolean dapat anda lihat pada lampiran A. 2. Penyederhanaan menggunakan dalil aljabar Boolean Metode yang digunakan adalah dengan meminimumkan banyaknya literal dan banyaknya suku dengan menggunakan teorema dan dalil-dalil aljabar Boolean. Pemetaan itu dikenal sebagai peta Karnaugh (K-Map). Dan untuk jumlah variabel yang besar dan juga tidak sesuai dikerjakan dengan komputer Metode tabulasi (Quine Mc Cluskey)dapat mengatasi kekurangan tersebut.Praktikum Rangkaian Logika dan Digital Aljabar Boole merupakan suatu sarana yang berguna untuk menyederhanakan suatu pernyataan logika.1.

ingatlah teori pencerminan.Praktikum Rangkaian Logika dan Digital 4. C ) = Π (3. Bentuk soal K-map terdiri dari dua bentuk. Berikut contoh dari SOP dan POS: SOP POS ⇒ ⇒ f ( A. 7) M 4. 3. dst. B. Penyederhanaan dengan menggunakan metode K-MAP Karnaugh-Map adalah diagram yang terdiri dari sejumlah segiempat. 5 Hal : 1 7 . karena dijamin tidak pernah ada. 4. 6.2. Cara penggambaran map: 1.2. K-Map 3 variabel memerlukan 8 kotak. Contoh: Divisi Logika & Digital Laboratorium Komputer Gd. dimanfaatkan pada K-Map mendapatkan penyederhanaan don’t care fungsinya. 4. Berilah kode pada kolom dan baris mengikuti letak variabel input. B. 4. Bagilah variabel input pada posisi vertikal dan horizontal secara proporsional. Kondisi acuh (Don’t care condition) Angka 1 dan 0 dalam K-Map menunjukkan bahwa kombinasi variabel ini membuat fungsinya tabel bernilai 1 atau 0. B. 4. Setiap segiempat itu mewakili sebuah suku min. yaitu dalam bentuk komplemen di salah satu segiempat itu dan bentuk normalnya di segiempat sebelahnya. Kombinasi yang dipakai hanyalah 0000 sampai dengan 1001 (yang menyandikan angka desimal 0 sampai dengan 9). yaitu SOP (Sum Of Product)dan POS (Product Of Sum). E lt. Jika pada suatu posisi terdapat lebih dari satu variabel input.1. acuh lanjut keluaran fungsi dalam itu tidak untuk mengandaikan kombinasi diperhatikan untuk yang tidak dipakai itu tidak pernah ada selama sistemnya bekerja dengan perlu kombinasi masukan yang tidak terpakai. 5.2. 7) m f ( A. Sebagai contoh. C ) = ( A + B +C )( B +C )( A +C )( A + B +C ) f ( A. Kombinasi tersebut biasanya diperoleh dari yang memberikan keadaan yang menyebabkan fungsi itu kebenaran bernilai 1 atau 0. Keadaan lebih Akibatnya. Rangkaian logika yang menggunakan sandi semacam itu baik. K-Map 2 variabel memerlukan 4 buah kotak. B. sandi biner BCD mempunyai enam kombinasi yang tidak pernah terpakai. 1010 sampai dengan 1111 tidak boleh muncul dalam operasi normalnya. Dalam penggunaannya kondisi dilambangkan dengan X atau Ø. 2. Sifat dasar yang dimiliki oleh segiempat yang bersebelahan dalam K-Map adalah setiap segiempat yang bersebelahan dalam peta itu hanya mempunyai beda satu variabel.2. 5. Tentukan jumlah variabel input. Pengandaian itu tidak selalu benar karena dalam praktek terdapat kombinasi variabel masukan yang tidak pernah ada. Untuk n variabel akan terdapat 2n kombinasi yang berupa sukumin yang diwakili dalam bentuk segiempat. 6. C ) = Σ (3. C ) = ABC + BC + AC + ABC f ( A.

mengingat vertikal horizontal. selalu gabungkan segiempat yang bersebelahan sebanyak Jadi kalau mungkin segiempat. 5 Hal : 1 8 . 9. tiap minterm (segiempat) gabungkan yang 32 berdekatan segiempat. B. Langkah-langkah penyederhanaan dari sebuah fungsi dengan menggunakan metode K-Map: 1.Praktikum Rangkaian Logika dan Digital 4.24. B. 15) M f ( A. 2 segiempat. C . terakhir ingatlah mengenai dalil-dalil teorema Boolean.14. Buatlah format map yang sesuai dengan jumlah variabel input. D ) =BCD +AB D +BC D +A BD +BCD f ( A. Contoh soal: 1. D. 3.29. 5. 2.2.4.15. 7. B. Jumlah input = 4 variabel. f ( A. Pastikan persamaannya dalam bentuk yang sama (SOP atau POS). 6. lalu 4 segiempat. b) Pastikan tiap lingkaran berisikan 2n minterm.12.13. D ) = Σ (0. 4. dengan lalu 16 melingkarinya.31) m Penyelesaian: 1.20) +φ(1. Lakukan penyederhanaan: a) Kelompokkan mungkin. 14. 3. E ) = Σ (0. C .18. C . E lt. 13. 9. c) Hapuslah d) Dengan e) Dan gabungan segiempat pencerminan yang sepenuhnya dan telah digunakan oleh gabungan segiempat yang lain. 3. 2. C . D ) =BCD +AB D +BC D +A BD +BCD    Bentuk soal sudah dalam bentuk SOP. C . 5. f ( A. 12. Masukkan tiap minterm dari persamaan ke dalam map. D ) =( A +C )( B +C )( B +C +D ) f ( A.2. Bentuk map setelah semua persamaannya disubstitusi: Divisi Logika & Digital Laboratorium Komputer Gd.28.3. 4. 15) m f ( A.6. 4.7. dan akhirnya kalau masih dapat. Tentukan jumlah variabel input.19. B. D ) = Π (1. C . B.16. dan perhatikan aljabar letak tiap-tiap lingkaran.8. B. 6. lalu 8 segiempat.

Bentuk map setelah semua persamaannya diinvers dan disubstitusi:  Bentuk map setelah angka 1 disubstitusikan dan diadakan penggabungan:  Dihasilkan penyederhanaan: BC +CD Divisi Logika & Digital Laboratorium Komputer Gd. B. Dihasilkan penyederhanaan: AB +AD +CD f ( A. Jumlah input = 4 variabel.Praktikum Rangkaian Logika dan Digital  Bentuk map setelah penggabungan:  2. E lt. 5 Hal : 1 9 . D ) =( A +C )( A +C )( B +C +D )    Bentuk soal sudah dalam bentuk POS. C .

9. B. 13.   B C Dihasilkan penyederhanaan: A D + D +A BC + D +A BD f ( A. f ( A.31) m Jumlah input = 5 variabel.12. C .24. 15) m   Jumlah input = 4 variabel.   A B BC Dihasilkan penyederhanaan: A B C D + C D + D + f ( A. D ) = Π (1.13. 6. 7.15.Praktikum Rangkaian Logika dan Digital 3.2.7.18. C . 3. B. 14.29.4.14.8. E ) = Σ (0. E lt.16.19. C . 6.6. 9. B. Bentuk map setelah indeks minterm-nya disubstitusikan dan diadakan penggabungan minterm:  5.20) +φ(1. D ) = Σ (0. 15) M Jumlah input = 4 variabel. Bentuk map setelah IM-nya disubstitusikan dan diadakan penggabungan minterm:  4. 4. 12. Bentuk map setelah IM-nya disubstitusikan dan diadakan penggabungan : hasilkan pPenyederhanaan: A B E + BCE + C E + E B D Divisi Logika & Digital Laboratorium Komputer Gd. 5 Hal : 2 0 . D.

Konsep inilah yang dipakai dalam sistem bilangan biner.1. E lt.2.4375 ke dalam sistem bilangan biner. Prinsip dari metode ini yaitu dengan cara membagi dengan nilai 2 dan sisa setiap pembagian merupakan digit biner dari bilangan biner hasil konversi. Sistem ini banyak digunakan oleh manusia. Disamping sistem bilangan biner. Lain halnya dengan komputer. dan sistem bilangan heksadesimal. logika di komputer diwakili oleh bentuk elemen dua keadaan on atau off. yaitu sistem bilangan yang menggunakan 10 macam simbol untuk mewakili suatu besaran.4375 Divisi Logika & Digital Laboratorium Komputer Gd. yaitu 0.1. yaitu sistem bilangan oktal.9. Konversi ke sistem bilangan Biner. karena manusia mempunyai 10 buah jari untuk dapat membantu perhitungan-perhitungan dengan sistem desimal. Sistem bilangan Desimal Sistem bilangan desimal menggunakan 10 macam simbol bilangan berbentuk 10 digit angka.8.7.Praktikum Rangkaian Logika dan Digital Sistem bilangan (number system) adalah suatu cara untuk mewakili besaran dari suatu fisik.3. Contoh:  Konversikan bilangan desimal 45 ke dalam sistem bilangan biner.4375 dipecah menjadi 125 + 0.5. 5. Basis yang dipergunakan masing-masing sistem bilangan tergantung dari jumlah nilai bilangan yang digunakan. Sistem bilangan menggunakan suatu bilangan dasar atau basis yang tertentu. 45 : 2 = 22 + sisa 1 22 : 2 = 11 + sisa 0 11 : 2 = 5 5 : 2 = 2 2 : 2 = 1 1 : 2 = 0 + sisa 1 + sisa 1 + sisa 0 + sisa 1 (dibaca dari bawah ke atas) jadi 4510 = 1011012  Konversikan bilangan desimal 125. Sistem bilanagn desimal menggunakan basis 10.6.4. Sistem bilangan yang paling banyak dipergunakan oleh manusia adalah sistem bilangan desimal. 5. 5 Hal : 2 1 .1. komputer juga menggunakan sistem bilangan yang lain . 125.1. Bentuk nilai suatu bilangan desimal dapat berupa integer desimal (bilngan bulat) atau pecahan desimal (bilangan pecahan). yang hanya menggunakan 2 macam simbol untuk mewakili suatu besaran nilai. Metode ini juga disebut metode sisa.

yaitu 16. Contoh:  Konversikan bilangan biner 1011012 ke dalam sistem bilangan desimal.4375 X 2 = 0. 0. Konversi ke sistem bilangan Heksadesimal.875 0. Sistem bilangan Biner Sistem bilangan biner menggunakan dua macam simbol bilangan berbentuk 2 digit angka. Untuk mengkonversikan sistem bilangan desimal ke dalam sistem bilangan heksadesimal dapat dipergunakan remainder method dengan pembaginya adalah basis dari bilangan heksadesimal .75 X 2 = 1.2.2.2.Praktikum Rangkaian Logika dan Digital 125 : 2 = 62 + sisa 1 62 : 2 = 31 + sisa 0 31 : 2 = 15 + sisa 1 15 : 2 = 7 : 2 = 3 : 2 = 1 : 2 = 7 + sisa 1 3 + sisa 1 1 + sisa 1 0 + sisa 1 untuk bilangan desimalnya dikonversikan ke dalam sistem bilangan biner dengan cara dikalikan dengan bilangan 2.01111 + = 1111101. yaitu 0 dan 1.4375 = 0. Konversi ke sistem bilangan Desimal Konversi dari sistem bilangan biner ke dalam sistem bilangan desimal dapat dilakukan dengan cara mengalikan masing-masing bit dalam bilangan dengan position value-nya. Sistem bilangan biner menggunakan basis 2. 1011012 = 1 X 25 + 0 X 24 + 1 X 23 + 1 X 22 + 0 X 21 + 1 X 20 = 1 X 32 + 0 X 16 + 1 X 8 + 1 X 4 + 0 X 2 + 1 X 1 = 32 + 0 + 8 + 4 + 0 + 1 = 4510 jadi 1011012 = 4510 Divisi Logika & Digital Laboratorium Komputer Gd. 5.01112 banyaknya perkalian dengan angka 2 tergantung dari banyaknya angka desimal di belakang koma.1. E lt.5 125 125. Contoh:  Konversikan bilangan desimal 1583 ke dalam sistem bilangan heksadesimal.75 0.5 X 2 = 1 = 1111101 0. 5 Hal : 2 2 .1.875 0. 5.437510 X 2 = 1. 1583 : 16 = 98 + sisa 15 = F 98 : 16 = 6 + sisa 2 = 2 6 2 F jadi 158310 = 62F16 5.

2. 6. Contoh:  Konversikan bilangan heksadesimal D416 ke dalam sistem bilangan biner.01112 = 1 X 26 + 1 X 25 + 1 X 24 + 1 X 23 + 1 X 22 + 0 X 21 + 1 X 20 + 0 X 2-1 + 1 X 2-2 + 1 X 2-3 + 1 X 2-4 = 64 + 32 + 16 + 8 + 4 + 0 + 1 + 0. B6A16 = 11 X 162 + 6 X 161 + 10 X 160 = 11 X 256 + 6 X 16 + 10 X 1 = 2816 + 96 + 10 = 2922 jadi B6A16 = 292210 5. E.437510 jadi 1111101. 4. 1. A. E lt. Contoh: dilakukan dengan cara mengkonversikan tiap-tiap empat buah digit  Konversikan heksadesimal. Konversi ke sistem bilangan Heksadesimal. 2.3. 3. 1111101.437510 0.125 + = 125. D. 7. C. dan F. Konversi dari sistem bilangan biner ke dalam sistem bilangan heksadesimal dapat biner.2. Sistem bilangan Heksadesimal Sistem bilangan heksadesimal menggunakan 16 macam simbol 0.01112 = 125. Konversi ke sistem bilangan Biner Konversi dari sistem bilangan heksadesimal ke dalam sistem bilangan biner dapat dilakukan dengan mengkonversikan masing-masing digit heksadesimal ke 4 digit biner.25 + 0.Praktikum Rangkaian Logika dan Digital  Konversikan desimal.3.1. D 1101 4 jadi D416 = 110101002 0100 Divisi Logika & Digital Laboratorium Komputer Gd. 5. 5 Hal : 2 3 . B. Konversi ke sistem bilangan Desimal Konversi dari sistem bilangan heksadesimal ke dalam sistem bilangan desimal dilakukan Contoh: dengan cara mengalikan masing-masing digit bilangan dengan position value-nya.01112 ke dalam sistem bilangan 5. 8. 9.0625 bilangan biner 1111101.2.3. basis 16. Sistem bilangan heksadesimal menggunakan 5.  Konversikan bilangan heksadesimal B6A16 ke dalam sistem bilangan desimal. 110101002 = bilangan 1101 D 0100 4 biner 110101002 ke dalam sistem bilangan Jadi 110101002 = D416 5.

Divisi Logika & Digital Laboratorium Komputer Gd.12  menggunakan IC TTL. 2. Carilah persamaan logicnya menggunakan salah satu metode berikut ini:   5. 4. Tentukan banyaknya input dan output yang diperlukan. 6.Praktikum Rangkaian Logika dan Digital Tujuan Percobaan:  Mensimulasikan persamaan dalam bentuk gate-gate dan IC-IC dengan bantuan software Electronics Workbench 5. Buatlah tabel kebenarannya. Ubahlah persamaan logic hasil penyederhanaan ke bentuk persamaan NAND gates dan INVERTER. gambarkan rangkaian gate anda dalam bantuk IC TTL tipe 74XX dengan menggunakan software Electronics Workbench. 10. Gambarkan persamaan yang anda dapatkan dalam bentuk gate-gate dengan menggunakan software Electronics Workbench. Realisasikan gambar yang telah anda buat dengan menggunakan IC-IC TTL pada media Protoboard. Penyederhanaan ditujukan untuk meminimalisasi jumlah penggunaan gerbang logika. Print out realisasi persamaan dalam bentuk gate dan IC TTL. Pertemuan ke-2 Tugas pendahuluan: Disket berisi file realisasi persamaan dengan gerbang-gerbang logika dan IC-IC TTL. 8. diberikan. 9. setelah selesai melakukan langkah ke-7. Tentukan jumlah IC TTL yang anda perlukan. 3. Untuk menyelesaikan soal tersebut. 7. 5 Hal : 2 4 . E lt. Aljabar Boole Karnaugh Map Merealisasikan persamaan logika dengan Sederhanakan persamaan ke bentuk yang paling sederhana. Pertemuan ke-1 Tugas pendahuluan:Anda dihadapkan pada soal yang harus anda selesaikan sesuai dengan petunjuk yang 1. anda bisa mengikuti langkah-langkah yang akan dijelaskan berikut ini: Bacalah soal yang anda terima dengan cermat dan pahami maksudnya.

5 Hal : 2 5 .  Pesawat telepon C memiliki prioritas terendah. oleh asisten hasil yang bersangkutan. I2(indikator yang menunjukkan telepon line 3 sedang dipakai). B. dan dapat langsung terhubung walaupun telepon C sedang digunakan.  terhubung pesawat telepon tidak terpakai. Z( output dari telepon line 3). dan model list). sebagai berikut: Divisi Logika & Digital Laboratorium Komputer Gd. part list. Berikut adalah salah satu contoh soal beserta jawabannya: Dalam dihubungkan sebuah dengan rumah tiga terdapat buah sebuah saluran yang telepon yang pesawat telepon masing-masing diletakkan di meja A.Praktikum Rangkaian Logika dan Digital Pada pertemuan ke-2 ini anda diminta untuk merealisasikan persamaan anda dengan menggunakan IC TTL pada media protoboard. 2. realisasi persamaan dengan menggunakan IC-IC TTL(Schematic. kemudian kita buat tabel kebenarannya. yang berarti bila handset Pesawat diangkat telepon B saluran dapat akan terhubung bila ke pesawat telepon A A. B(untuk line 2). X( output dari telepon line 1). C. C(untuk line 3). Rancang suatu rangkaian penerima dengan ketentuan sebagai berikut:  Pesawat Telepon A memiliki prioritas tertinggi. karnaugh persamaan penyederhanaan. Y( output dari telepon line 2). Kita beri nama inputnya sebagai berikut: A(untuk line 1). Jawaban dikerjakan dengan langkah-langkah sebagai berikut: 1. Pada soal ini anda diminta untuk merancang sebuah alat yang mengatur prioritas tertinggi dari tiga buah telepon dalam menerima suatu panggilan. lalu untuk kelima buah outputnya I1(indikator yang menunjukkan telepon line 2 sedang dipakai). Laporan percobaan II: Berisi soal asli yang diberikan map. E lt. realisasi persamaan dengan menggunakan gate(Schematic. walaupun sedang dipakai oleh yang lain. yang berarti hanya dapat terhubung ke saluran jika telepon A dan B tidak digunakan.  Pada pesawat telepon A terdapat lampu indikator yang menandakan bahwa pesawat B & C sedang digunakan atau tidak. dan model list). Laporan percobaan II dikumpulkan 1 hari setelah pelaksanaan percobaan II pertemuan ke-2. part list. tabel kebenaran. Jadi disini anda mempunyai 3 buah input dan 5 buah output.

5 Hal : 2 6 . yaitu: X Y Z =A = A •B = A • B •C IL1 = B IL2 = C 4. Dari gambar diatas .dapat dilihat bahwa rangkaian terdiri dari:    4 buah INVERTER 1 buah NAND gate 2 input 1 buah NAND gate 3 input Maka IC TTL yang diperlukan adalah:    1 buah IC 74LS04 1 buah IC 74LS00 1 buah IC 74LS10 Divisi Logika & Digital Laboratorium Komputer Gd. 6. Langkah berikutnya kita realisasikan persamaan diatas dengan menggunakan gerbang-gerbang logika. E lt. Dari tabel tersebut setelah dibuat K-mapnya akan didapat persamaan logicnya. sehingga menjadi: X Y Z = ( A) • ( A) = ( A • B) • ( A • B) = ( A • B •C ) • ( A • B •C ) IL1 = ( B ) • ( B) IL 2 = (C ) • (C ) 5. Langkah berikutnya persamaan pada langkah ketiga diubah menjadi bentuk NAND gates dan inverter.Praktikum Rangkaian Logika dan Digital 3.

5 Hal : 2 7 . E lt. Selanjutnya langkah terakhir adalah menggambarkan rangkaian gate tersebut dalam bentuk IC TTL: Setelah anda menyelesaikan point 1 s/d 7 maka anda baru dapat mempraktekkan percobaan II Divisi Logika & Digital Laboratorium Komputer Gd.Praktikum Rangkaian Logika dan Digital 7.

1. Gambar icon Logic Gates Gambar pengembangan dari icon Logic Gates Catatan:  Standar input dari AND. OR. Cara mengambil komponen yang akan digunakan: 6.  Selanjutnya cara diatas berlaku untuk semua jenis gate yang ingin diubah jumlah inputnya. dan yang lainnya(terkecuali INVERTER) adalah 2. Klik bar Number of Input | tentukan banyaknya input dengan memilih option yang tersedia | OK. Divisi Logika & Digital Laboratorium Komputer Gd. X-NOR.1. 5 Hal : 2 8 . NOR. Logic Gate(gerbang logika)  Klik icon Logic gates pada toolbar. E lt. NAND.  Cara diatas berlaku untuk melakukan pengambilan gate-gate yang lain. 6.2. karena software ini secara virtual melalui fungsi simulasi-nya akan memberitahukan apakah skema yang telah kita rancang akan bekerja dengan baik pada saat direalisasikan dengan komponen yang sesungguhnya.Praktikum Rangkaian Logika dan Digital EWB (Electronic Work Bench) adalah salah satu dari sekian banyak software yang digunakan untuk mendesain skema rangkaian elektronika maupun skema rangkaian logic. X-OR.  6. lalu drag & drop ke dalam worksheet anda. Saklar/Switch  Klik icon Basic pada toolbar.1.  Untuk mengambil NAND gate.1. Software ini sangat berguna dalam perancangan suatu desain. klik icon NAND. jika anda membutuhkan input lebih dari dua dari komponen diatas lakukan langkah-langkah sebagai berikut:  Klik dua kali pada gate yang bersangkutan.

hal ini berguna ketika anda. B.4. Gambar icon Indicators Gambar icon Red Probe Gambar LED Gambar pengembangan dari icon Indicators 6. lalu drag & drop ke dalam worksheet anda. lalu drag & drop ke dalam worksheet anda.1. Beri nama saklar yang anda gunakan dengan huruf (A. lalu pada menu switch properties pilih bar value. oleh karena itu untuk membedakan LED yang satu dengan yang lainnya kita bisa mengganti warna LED tersebut dengan cara sebagai berikut:  Klik dua kali pada LED yang dimaksud | pilih Choose Probe | pilih warna yang diinginkan | OK. 5 Hal : 2 9 . lalu isi nama yang diinginkan. Power Supply Divisi Logika & Digital Laboratorium Komputer Gd. melakukan simulasi.Praktikum Rangkaian Logika dan Digital   Klik icon switch. Klik Red probe.3. dll) dengan cara mengklik dua kali pada switch yang bersangkutan.1.  Selanjutnya cara diatas berlaku untuk semua switch yang akan digunakan. Jika anda ingin meng-ON-kan switch tersebut anda tinggal menekan nama huruf pada keyboard sesuai dengan yang anda berikan pada bar value. LED (Light Emiting Diode)    Klik icon Indicators pada toolbar. E lt. Gambar icon Basic Gambar icon Switch Gambar Switch Gambar pengembangan dari icon Basic 6. Ada kalanya kita membutuhkan lebih dari satu LED ketika merancang suatu alat.

Gambar icon Digital ICs Gambar icon 74xx Gambar pengembangan dari icon Digital ICs 6. Logic Converter Logic converter adalah sebuah tool yang berfungsi untuk membantu dalam perancangan sebuah alat. Klik icon 74xx.Praktikum Rangkaian Logika dan Digital    Klik icon Source pada toolbar. 5 Hal : 3 0 . Akan muncul menu 74xx series. Selain Vcc kita juga dapat menggunakan Battery sebagai source voltage.  Lepaskan setelah muncul titik hitam pada komponen tujuan. Gambar icon Source Gambar icon Vcc Gambar icon Battery Gambar icon Ground Gambar pengembangan dari icon Source 6. Keuntungan dari Battery yaitu voltage-nya yang bisa diubah-ubah.  Selanjutnya cara diatas berlaku untuk pengambilan semua jenis IC. lalu pilih tipe IC yang akan digunakan | Accept. IC (Integrated Circuit)    Klik icon Digital Ics pada toolbar.  Klik kiri dan tahan.1. lalu drag & drop ke dalam worksheet anda. Klik icon Vcc. salah yang satu telah kegunaannya kita buat. 6. kemudian tarik ke kaki komponen yang lain yang akan dihubungkan. lalu drag & drop ke dalam worksheet anda. adalah untuk menyederhanakan persamaan logic merealisasikan Divisi Logika & Digital Laboratorium Komputer Gd. E lt. caranya adalah sebagai berikut:  Arahkan pointer mouse pada salah satu kaki komponen.3.2. sampai muncul titik hitam.5. Cara menarik garis penghubung antar komponen Lakukan penarikan garis setelah komponen yang diperlukan telah diambil.

maka anda akan mendapatkan realisasi dari truth table dalam bentuk gerbang NAND. Klik jumlah input sesuai dengan kebutuhan. dan klik dua kali pada gambar Logic Converter yang muncul pada worksheet anda untuk mengeluarkan menu Logic Converter. dengan hanya sekali klik saja kita dapat membuat gatenya tanpa harus bersusah payah. Cara penggunaannya:   Klik icon Instrument pada toolbar. Klik icon Logic Converter. dan bagian kanan merupakan output. Gambar icon Instrument Gambar icon Logic Converter Gambar pengembangan dari icon Instrument Divisi Logika & Digital Laboratorium Komputer Gd. Klik A|B NAND. Catatan : Logic Converter memang memudahkan kita dalam menyederhanakan suatu persamaan logic.   Klik Simplify (SIMP). lalu isikan bagian output dengan 0 dan 1 sesuai dengan truth table yang anda miliki. maka kita akan mendapatkan persamaan logic yang sederhana dari truth table yang kita masukkan pada langkah sebelumnya. Selain itu persamaan yang dihasilkan masih belum sederhana.Praktikum Rangkaian Logika dan Digital persamaan yang telah kita buat menjadi gate-gate sesuai dengan yang kita inginkan. dari Kami sangat yang menyarankan dihasilkan anda baru untuk menyederhanakan persamaan logic dengan menggunakan metode persamaan dibuat gambar gatenya secara manual dengan menggunakan software EWB dengan cara menarik satu persatu gate yang dibutuhkan. yang akan menyebabkan anda menggunakan banyak IC TTL ketika merealisasikan Karnaugh Map rangkaian atau dan anda. Karena berdasarkan pengalaman. lalu drag & drop ke dalam worksheet anda. 5 Hal : 3 1 .  Bagian kiri tabel merupakan bagian input. E lt. tetapi sangat disarankan agar anda tidak menggunakan Logic Converter. persamaan yang dihasilkan oleh Logic Converter tidaklah sama dengan truth table yang kita miliki.

E lt. beserta print yang diberikan pada Mendesain PCB (Printed Circuit Board) Divisi Logika & Digital Laboratorium Komputer Gd. Soal yang diberikan dapat dikerjakan dengan mengikuti langkah-langkah yang telah diberikan pada percobaan II pertemuan ke-1 dari point 1 s/d point 5.anda diminta untuk menuliskan persamaan dengan bahasa CUPL pada PROTEL 99 SE. *. tabel kebenaran.Praktikum Rangkaian Logika dan Digital Gambar menu Logic Converter Tujuan Percobaan:  Merealisasikan persamaan yang didapat pada percobaan II ke dalam IC PAL dengan menggunakan bahasa CUPL.pld.jed) ke dalam IC PAL dengan menggunakan Universal Programmer dan merealisasikannya dengan media protoboard. 5 Hal : 3 2 . Pertemuan ke-2 Tugas pendahuluan: Disket berisi file-file *.  Pertemuan ke-1 Tugas pendahuluan:Pada percobaan ini anda belajar pemrograman gerbang-gerbang logic pada IC PAL dengan menggunakan bahasa CUPL (Compiler Universal for Programmable Logic) yang terdapat pada software PROTEL 99 SE. Setelah anda selesai . Anda akan diajarkan bagaimana membuat PCB dengan bantuan software PROTEL 99 SE.si dari soal pertemuan ke-1 kepada anda. Laporan percobaan III: Berisi soal asli yang diberikan oleh asisten yang bersangkutan. Pada pertemuan ke-2 ini anda diminta untuk membakar file output (*. Penggunaan IC PAL memungkinkan kita untuk mendesain rangkaian logika dengan menggunakan satu buah IC. persamaan hasil penyederhanaan. karnaugh map.

si. Jalankan program Protel 99 SE dengan mengklik icon Protel 99 SE di desktop atau di dalam start menu | Programs. Langkah-langkah yang harus anda lakukan adalah sebagai berikut: 1. *. Prasyarat mengikuti ujian: Laporan percobaan III Protel 99 SE merupakan sebuah software yang digunakan untuk membantu semua tugas yang berhubungan dengan desain elektronika. Pada toolbars klik File | New.pld.1.abs. bahan ujian meliputi semua materi yang pernah diajarkan pada percobaan I s/d percobaan 3.cfg. melakukan simulasi dari rancangan skema yang anda buat.rep.so) dan print out PCB yang anda desain (*.ddb) pada bagian Database file name. 7.si.pcb. *. beri Password dengan mengklik bar Password. ubah lokasi penyimpanan pada bagian Database Location. *.pld dan file *.wo. dan lainnya. Mendesain PLD (Programmable Logic Device) Pada bagian ini akan dibahas bagaimana merancang sebuah PLD menggunakan CUPL (Compiler Universal for Programmable Logic). 4. *. Anda hanya perlu membuat/mengisi file *. *.net) Pertemuan ke-3 Pada pertemuan ke-3 ini akan diadakan ujian tertulis dan praktek. CUPL menyediakan suatu fungsi bagi anda untuk mendesain PLD dengan menggunakan aljabar Boolean ataupun bahasa mesin dan tabel kebenaran. Pada layar kosong. dan bila perlu. Anda Diminta untuk mengisikan data sebagai berikut:     Name (File pld & si harus sama) Part Number Device Designer : : : : => Nama file Nim anda g16v8 Nama anda Divisi Logika & Digital Laboratorium Komputer Gd.Praktikum Rangkaian Logika dan Digital out file-file yang dihasilkan pada waktu compile dan simulate(*. 2. *. 6. Dengan bantuan software ini anda bisa mendesain sebuah PCB (Printed Circuit Board) berdasarkan keinginan anda atau dari sebuah skema elektronika secara otomatis. E lt. klik kanan lalu pilih New | Wizard | PLD-CUPL Wizard | OK | Next.jed. *. Ubah nama database (xxxx. 3. *. 5 Hal : 3 3 . *. 5.lst.

lalu klik file *. oleh karena itu hapus isi file mulai bagian /**Inputs**/ sampai dengan bagian /**Logic Equations**/. 8. 9. Setelah itu anda klik Next | Text Editor | Next | Next | isi jumlah I/O pin yang diperlukan | Next | Next | Finish. 10. Dan bagian yang terhapus tersebut diganti dengan ekspresi ORDER dan Vectors seperti pada contoh file *. dan ganti ekstensinya dari *. Setelah anda melakukan langkah-langkah diatas akan muncul sebuah file *. bagian /**Inputs**/ dan /**Outputs**/ digunakan untuk mendeklarasikan variabel pin I/O yang akan anda gunakan. yang perlu anda ubah hanya pada bagian /**Inputs**/ sampai dengan /**Logic Equations**/ beserta isinya. Bagian Declarations and Intermediate Variables digunakan untuk mendefinisikan variabel yang bukan variabel I/O yang berbentuk persamaan yang dipakai oleh banyak variabel pada bagian /**logic Equations**/.pld ke *.si. maka untuk membuat file *. serta untuk mempermudah pengertian dari sebuah desain. Di atas sudah dibahas.Praktikum Rangkaian Logika dan Digital     Company Assembly Location Format : : : : Universitas Trisakti Teknik Elektro Lab RLD Kosongkan 7.si yang akan diberikan. Pada file *.si.si tersebut. lalu pada bagian Format pilih PLD Simulation Input Files (*.pld. bahwa kita membutuhkan file *. pada toolbar Copy As. Kemudian pada bar explorer akan bertambah suatu file dengan ekstensi *. Bagian /**Logic Equations**/ digunakan untuk menuliskan persamaan aljabar Boolean. Divisi Logika & Digital Laboratorium Komputer Gd.si. klik lalu File pada | Save bagian Name hapus kata Copy of.pld. E lt. 5 Hal : 3 4 .pld dan file *.pld.si caranya adalah sebagai berikut:  Pada posisi file *.si) | OK.

jed.abs.pld yang anda buat tidak ada kesalahan (tanpa ada Error) maka secara otomatis anda akan mendapatkan file *. *. masih dalam posisi file *.lst. 13. 5 Hal : 3 5 . klik PLD | Configure.pld.rep. *. Pada bagian Optimizations beri tanda cek Keep XOR (do not expand to And-Or). kesalahannya dapat anda lihat pada file *. Setelah selesai klik OK. Jika file *. E lt. dan untuk menerangkan Divisi Logika & Digital Laboratorium Komputer Gd. Pilihan virtual juga memungkinkan sebuah desain memuat jumlah pin dan jumlah literal persamaan yang tidak terbatas jumlahnya.si. pada bagian Device Type pilih GAL. lalu klik OK.Praktikum Rangkaian Logika dan Digital Pada saat meng-compile anda dapat menggunakan pilihan virtual pada bagian device. Pada bagian target device klik Change.lst.jed dari PAL To GAL.pld klik PLD | Compile pada toolbar. *. Pada file *. 11. lalu pada bagian Device Name pilih g16v8 yang terletak paling atas. 12.pld yang pas jumlah literal persamaannya. lalu pada bagian Logic Minimization pilih Quine Mc Cluskey. Setelah melakukan proses configure. Pilihan Quine Mc-Cluskey adalah algoritma yang terbaik untuk arsitektur PAL. Jika pada saat meng-compile anda mengalami Error. Jumlah pin dan literal persamaan adalah alasan yang menyebabkan kita harus mengganti device target yang lebih besar (yang memuat I/O lebih banyak).cfg. Proses configure akan menghasilkan file *. bagian ORDER digunakan untuk mendeklarasikan variabel yang akan digunakan pada proses simulasi. Pilihan virtual memungkinkan kita untuk mendesain sebuah PLD tanpa harus memikirkan arsitektur target yang digunakan. proses configure ini berguna untuk mengkonversikan file *. sebaik pada saat meng-compile file *. Pada posisi file *. Ini memungkinkan anda untuk memastikan bahwa desain anda akan berhasil di-compile.

si.pld digunakan untuk mendeklarasikan pin I/O yang akan digunakan dan yntuk menuliskan persamaan logic yang telah kita buat. Jika mengalami error pada saat simulasi seperti yang sudah dijelaskan diatas jangan membetulkan kesalahan pada file *. tetapi alat yang anda buat akan mengalami kesalahan pada saat diuji/dites.Praktikum Rangkaian Logika dan Digital bagaimana variabel itu akan ditampilkan. maka anda harus membetulkan kesalahan pada file *. . Setelah anda selesai mengisikan data-data pada file *.pld yang belum terisi: Name Partno Revision Date Designer Company Assembly Location Device Format xxxxx xxxxx xxxxx xxxxx xxxxx xxxxx xxxxx xxxxx xxxxx xxxxx . Jika pada saat pertama kali anda melakukan compile dan simulate mengalami kegagalan.wo. . Jika pada saat simulasi anda mengalami error. . Jika file *. kesalahannya dapat anda lihat pada file *. E lt.wo. dan jika yang kedua kali compile dan simulate yang anda lakukan berhasil maka anda harus melakukan compile dan simulate untuk yang ketiga kalinya. .1. klik PLD | Simulate. 15. maka secara otomatis anda akan mendapatkan dua file tambahan yaitu file *. 5 Hal : 3 6 . /*********************************************************************/ /* */ /*********************************************************************/ /** Inputs **/ Pin = . Bahasan tentang file *.si sesuai dengan data kesalahan yang diberikan pada file *. . 7.so dan file *.si yang anda buat tidak ada kesalahan. tetapi sebelum itu hapus dulu semua file yang dihasilkan pada saat compile dan simulate. .wo. Compile dan simulasi memang akan berhasil. 14. /** **/ **/ Divisi Logika & Digital Laboratorium Komputer Gd. .si. Tetapi jika anda yakin bahwa tabel kebenaran yang anda buat pada file *. . .pld.si sudah benar. Bagian Vectors digunakan untuk meletakkan tabel kebenaran (truth table). Karena anda mungkin salah dalam memasukkan persamaan.pld Pada intinya file *. Berikut adalah listing dari sebuah file *.1. atau persamaan yang anda masukkan tidak sama dengan data tabel kebenaran pada file *. /** Pin = .

E lt.si yang belum terisi: Name Partno Revision Date Designer Company Assembly Location Device xxxxx xxxxx xxxxx xxxxx xxxxx xxxxx xxxxx xxxxx xxxxx . Penentuan nomor pin dijelaskan sebagai berikut:  Isilah bagian inputs dengan nomor pin 1 s/d pin 9 dan pin 11 sesuai dengan jumlah input yang anda perlukan. 7.6. Partno. /** Pin = . OR = #. Pada bagian input hanya berisi bilangan biner 0. . 1.  Pin nomor 10 & 20 dihubungkan ke sumber tegangan.si merupakan bentuk dari permintaan input dan hasil output dari suatu persamaan logika.  Isilah bagian outputs dengan nomor pin 12 s/d 19 sesuai dengan jumlah output yang anda perlukan. . Setiap variabel input dan output antara huruf besar [A] dan huruf kecil [a] sangat berpengaruh. Bagian Declaration and Intermediate Variables merupakan tempat mendeklarasikan varaiabel yang berbentuk persamaan. Bagian Logic Equations merupakan bagian yang memuat persamaan akhir. LATTICE GAL16v8. 6. /** **/ **/ **/ /** Declarations and Intermediate Variables /** Logic Equations **/ Penjelasan: 1. . L(Low).1. Bahasan tentang file *. . serta X untuk kondisi Don’t care. Ketentuan pin diatas pada poin no. . Ekspresi logika yang dapat digunakan adalah AND = &. X(Don’t Care).Praktikum Rangkaian Logika dan Digital /**Outputs**/ Pin = . 5. sedangkan pada bagian output berisi variabel H(High). 2.2. 7. dan merupakan dua variabel yang berbeda. Revision dan yang lainnya akan terisi secara otomatis jika anda mengisikan data-data yang diminta pada poin no. Isilah bagian inputs dan outputs dengan variabel-variabel yang anda tentukan sendiri. Berikut adalah listing dari sebuah file *. atau dari produsen lain dengan tipe 16v8 4. Setiap pindah baris harus diakhiri dengan tanda (. . NOT = !. . yang akan dipakai berulang kali pada bagian Logic Equations. 5 Hal : 3 7 . Bagian Header Information seperti Name. Divisi Logika & Digital Laboratorium Komputer Gd. Bagian /** **/ digunakan untuk memberikan keterangan atau komentar. XOR = $.). . 3.4 hanya berlaku untuk tipe IC AMD PALCE16V8H. 4.si Pada dasarnya file *.

7.Praktikum Rangkaian Logika dan Digital Format xxxxx . E lt. Bagian ORDER digunakan untuk mendeklarasikan diselingi variabel %X (X I/O yang digunakan. Contoh: ORDER: A. 6.F. 2. tetapi kali ini diberi spasi sesuai dengan banyaknya spasi yang telah anda tentukan pada bagian ORDER.C. Vectors: $msg”A B C D E F (1 000000 000001 000010 000011 input L H L H output z” 3) spasi 7. Pembuatan PCB Wizard Divisi Logika & Digital Laboratorium Komputer Gd. Revision dan lainnya akan terisi secara otomatis jika anda mengisikan data-data yang diminta pada poin no.2.). Mendesain sebuah PCB Pada bagian ini anda akan diajarkan bagaimana caranya mendesain sebuah PCB (Printed Circuit Board) dengan menggunakan bantuan software PROTEL 99 SE. secara berurutan dengan oleh menandakan jumlah spasi yang anda inginkan antara satu variabel dengan variabel 5.E.2. lainnya).6. Isilah bagian inputs dan outputs dengan variabelvariabel yang anda tentukan sendiri. 3.%3. Bagian Vectors juga digunakan untuk mendeklarasikan variabel I/O yang digunakan.Z.1.%1.%1. Penulisan variabel ini diletakkan setelah anda menuliskan variabel $msg”(variabel)”. Setiap pindah baris harus diakhiri dengan tanda (. Bagian /** **/ digunakan untuk memberikan keterangan atau komentar. Pada bagian akhir anda masukkan nilai-nilai input dan variabel output sesuai dengan data yang anda miliki.D.B.%1. Partno.%1. 4. Bagian Header Information seperti Name.%1. /*********************************************************************/ /* */ /*********************************************************************/ ORDER: Vectors: $msg”” 1. 5 Hal : 3 8 .

Jangan lupa untuk memberi nama pada setiap komponen yang akan anda gunakan dengan cara mengklik dua kali pada komponen yang bersangkutan. 2. Anda telah masuk ke menu Board Wizard | Next. 7. Pada bagian Routing Technology pilih Through-hole components dan one/two/three track sesuai dengan kebutuhan | Next. jika anda ingin berbentuk kotak hilangkan tanda cek pada Inner & Corner Cutoff | Next | Next. Isi keterangan-keterangan untuk title block | Next. Pada bagian Layer Stack pilih Two Layer Non Plated | Next. 7. Gunakan Add/Remove untuk menambah atau mengurangi library yang berada pada Program Files | Design Explorer 99 SE | Library | PCB. Ubah nama database (xxxx. 5. Penamaan sangat pembuatan file *. 6. 5 Hal : 3 9 .2. Pada bagian Browse pilih Libraries. Atur ukuran-ukuran yang anda inginkan pada PCB yang akan anda buat. Pada bagian units pilih imperial dan Custom made board | Next. 4. Divisi Logika & Digital Laboratorium Komputer Gd. 6. dan beri Password dengan mengklik bar Password bila perlu. pengaturan ini juga dapat dilakukan secara manual pada saat anda mendesain PCB di workspace anda. lalu drop di worksheet anda. Pada bagian sebelah kiri klik bar Browse PCB. Via Width. Jalankan program Protel 99 SE dengan mengklik icon Protel 99 SE di desktop atau di dalam start menu | Programs. 10. Gunakan edit untuk mengubah bentuk komponen yang bersangkutan. klik kanan lalu pilih New | Wizard | Printed Circuit Board Wizard | OK | Next. Pada toolbars klik File | New.ddb) pada bagian Database file name. Minimum Clearance | Next | Next | Finish. 2. Atur ukuran Track Size.net yang akan dijelaskan nanti. 8. Pada bagian routing via style pilih thruhole Vias Only | Next. 13. ubah lokasi penyimpanan pada bagian Database Location. E lt. 11. 3.Praktikum Rangkaian Logika dan Digital 1. Pada layar kosong. 9. Penempatan Komponen 1. 3. 12. 8. Untuk IC yang kita gunakan pilih Dip 14 untuk IC TTL dan DIP 20 untuk IC PAL.2. tentukan bentuk PCB dengan mengatur bagin Inner & Corner Cuttoff. 7. 4. lalu ketikkan nama yang anda inginkan komponen pada ini bar Properties berguna bagian untuk designator (bebas). 5. Anda sudah mempunyai sebuah PCB kosong yang siap diisi dengan komponen yang anda butuhkan. Via Hole Size. Gunakan Place untuk menempatkan komponen pilihan anda ke dalam PCB anda. Gunakan Browse untuk melihat semua komponen yang terdapat pada library tersebut.

sehingga untuk setiap Net (Net 1. File *. Divisi Logika & Digital Laboratorium Komputer Gd. 4. lalu klik option Export Netlist from PCB | Yes. Penempatan Track 1. dst) hanya akan melalui kaki-kaki komponen yang hanya anda inginkan.net dari PCB yang anda desain. Mengenai cara penulisannya akan dijelaskan berikut ini. E lt. Setelah anda menempatkan dan memberi nama semua komponen yang akan anda gunakan klik Design | Netlist Manager. Untuk itu anda perlu menuliskan sedemikian rupa. Prosedur tersebut berlaku untuk setiap komponen yang akan anda gunakan.2.net berisi semua informasi mengenai semua komponen yang anda pergunakan dalam mendesain sebuah PCB dan informasi mengenai jalur jalur yang akan melalui kaki-kaki komponen. Dalam hal ini untuk setiap track yang anda buat akan diimpelementasikan dalam bentuk Net 1. 7. dst. Net 2. 2.Praktikum Rangkaian Logika dan Digital 9. Net 2. karena jika tidak akan menyebabkan error pada saat anda meng-execute file *.net. Sekarang anda sudah mempunyai file *.3. Setiap komponen yang anda gunakan harus mempunyai designator yang berbeda. 5. 5 Hal : 4 0 . Geser slider ke arah paling bawah lalu mulai tuliskan net-net yang anda butuhkan. 3. Klik menu yang terletak di kiri bawah.

. Cara untuk membuat file *. Penulisan suatu net harus diawali dengan tanda ( dan diakhiri oleh tanda ). atau anda zoom sampai terlihat tulisan pada kakinya.3. Divisi Logika & Digital Laboratorium Komputer Gd. Nama komponen dengan kaki komponen dibatasi dengan tanda dash (-)  Berilah nama untuk setiap komponen sebelum membuat file *. Untuk menghubungkan titik 2 dari komponen R4 ke titik 3 pada komponen IC1.net. tetapi sebaiknya yang pendekpendek saja untuk memudahkan anda dalam membuat file *.Praktikum Rangkaian Logika dan Digital 6. lalu akan muncul jendela seperti dibawah ini.net.net sbb: ( Net 1 R4-2 IC1-3 ) Ingat !!!   Setiap net hanya untuk menghubungkan satu jalur. seperti yang telah dijelaskan diatas. Langkah berikutnya anda kembali ke file *.net.2.  Untuk penamaan komponen terserah anda..  Untuk mengetahui suatu kaki komponen adalah kaki yang ke 1.net. 5 Hal : 4 1 . klik dua kali pada kaki tersebut dan lihat bagian designator pada bar properties. E lt. 8.pcb anda. dst. Pada toolbars klik Design | Load Nets. save file anda dengan cara mengklik icon bergambar disket pada toolbars atau melalui File | Save. 9. 7. Setelah anda yakin dalam membuat file *. lihat gambar!.. maka kita harus menulis pada file *.

pada kolom akan tampil data-data tentang jalurjalur yang anda buat melalui file *. Jika setelah proses Auto Route selesai. maka secara otomatis akan terbentuk jalur-jalur yang menghubungkan kaki-kaki komponen yang anda inginkan. dengan sedikit perubahan pada pcb yang anda 12. 5 Hal : 4 2 . terlalu jauh atau alasan yang lainnya. Pada toolbars klik Auto Route | All. Jika ada error anda kembali ke dalam file *. Pada tampilan berikut. klik dua kali tulisan Routing Layers pada bagian Name. maka untuk merubahnya ke one layer mode anda klik Design | Rules. mungkin anda salah dalam menempatkan komponen.pcb desain. Anda akan kembali ke file *. E lt.net yang anda buat. lalu akan muncul menu seperti dibawah ini: Divisi Logika & Digital Laboratorium Komputer Gd.net. 11. Klik browse untuk menentukan lokasi tempat anda menyimpan file *.Praktikum Rangkaian Logika dan Digital 10. Anda hanya perlu melakukan proses Auto Route ulang dengan cara mengklik Tools | Un-route | All. dan jalur yang anda buat menghasilkan warna hijau itu berarti jalur yang satu bertabrakan dengan jalur yang lain. 13.net dan betulkan kesalahannya disana. geser komponen-komponen yang jalurnya mendapat warna hijau lalu klik Auto Route | All. lalu klik file *net yang dimaksud lalu klik OK. Jika jalur anda menghasilkan dua buah warna merah dan biru maka pcb anda diset untuk two layer mode. lalu pada bar Routing anda pilih Routing Layers. dan hasil harus tanpa error. Jika tidak ada kesalahan anda klik execute.

Dan anda hanya perlu melakukan proses Auto Route ulang.Praktikum Rangkaian Logika dan Digital Lalu pada bagian Rule Attributes geser slider hingga paling bawah. E lt. ubah ukuran max. preffered width sesuai dengan yang anda kehendaki. min.4. Divisi Logika & Digital Laboratorium Komputer Gd. lalu anda ubah sesuai ukurannya dengan pada yang bagian width anda kehendaki.  Jika anda ingin mengubah semua track pada desain pcb anda sehingga semua track mempunyai Design geser ukuran | Rules. Y-Size.2. maka double-klik Pad yang bersangkutan dan muncul menu Pad. lalu anda ubah ukurannya pada bar properties bagian X-Size. Mengubah ukuran Pad  Jika anda ingin mengubah ukuran Pad. 7. 5 Hal : 4 3 . dan bagian hole size untuk menentukan besar lubang pengeboran. 7.2. yang pada sama bar maka yang perlu anda lakukan adalah mengklik Routing. maka yang harus anda lakukan adalah mengklik track yang bersangkutan sebanyak dua kali sampai muncul menu track. Perlu anda ketahui 1mm = 40 mil.5. lalu ubah option Bottom Layer menjadi Not Used | OK | Close. lalu akan muncul menu Max-Min Width Rule. slider sampai bawah dan pilih Width Constrain. Mengubah ukuran Track  Jika track yang ingin anda ubah ukurannya hanya 1 saja. lalu klik OK | Close. Dan anda hanya perlu melakukan proses Auto Route ulang. lalu klik dua kali tulisan width pada bagian Name. bagian Shape untuk menentukan bentuk pad anda.

sedangkan option Bottom Layer itu terserah kepada anda. lalu akan muncul sebuah file baru yaitu *. Disana anda akan melihat skema anda bercampur dengan gambar komponen yang anda gunakan.2. Keepout Layer. Divisi Logika & Digital Laboratorium Komputer Gd. All FREE Primitives menjadi All Primitives | OK.PPC. Mechanical 4. disitu akan terdapat option Top Layer. Legend String. Keepout Layer adalah garis tepi pada PCB anda dan string-string yang anda sertakan. Penge-print-an hasil desain PCB Untuk mencetak PCB hasil rancangan anda ke dalam kertas anda hanya perlu mengklik File | Print/Preview.Praktikum Rangkaian Logika dan Digital  Jika anda ingin mengubah semua ukuran pad pada desain pcb anda. lalu anda ubah option Change Scope dari seperti yang sudah dijelaskan diatas. Tentunya untuk membuat suatu PCB diperlukan skema yang hanya terdiri dari jalur-jalurnya saja. layer ini akan terlihat jika anda tidak mematikan option Bottom layer pada penjelasan diatas. Top Overlay. Multi Layer. karena jika anda sudah mematikan fungsi bottom layer option bottom layer tersebut tidak berpengaruh jika di delete atau tidak. Oleh karena itu jika anda hanya ingin mencetak jalur PCB-nya saja delete option Top Overlay. Bottom Layer. Top Overlay adalah gambar komponen-komponen yang anda gunakan Mechanical 4 adalah bagian Tittle Block and scale. file ini serupa dengan fungsi preview pada software-software yang lain. dan Mechanical 4. Setelah proses diatas dilakukan klik File | Print Job. 5 Hal : 4 4 .       Top layer adalah track bagian atas pada desain PCB anda. untuk mencegahnya klik bar browse PCBPrint lalu buka menu Multilayer Composite Print. Maka anda akan mendapatkan hasil cetakan hanya berupa jalur dan string-string yang anda sertakan saja. Dan anda hanya perlu melakukan proses Auto Route ulang 7. Multi Layer adalah pad pada komponen-komponen yang gunakan. tetapi kali ini setelah menentukan ukuran-ukuran yang anda kehendaki anda klik menu Global. yang harus anda lakukan sama seperti pada point 1. Dimension Lines pada desain PCB anda. PPC akan memperlihatkan hasil rancangan anda yang akan dicetak ke sebuah kertas. file *. Jika anda langsung mengklik icon printer atau mengklik File | Print Job maka gambar komponen dan semua atribut akan ikut tercetak.6. E lt. Bottom Layer adalah track bagian bawah.

X . 14a. 13b. 1 = 0 Dalil-dalil 6.. 0 = 1 1a... ( X •Y ) +( X •Z ) =( X +Z ) •( X +Y ) 16a...... ( X +Y ) •( X + Z ) = X +(Y • Z ) ( X + ) •( X + ) = X Y Y X •( X +Y ) = X X •( X +Y ) = X •Y ( Z + X ) •( Z +X +Y ) =( Z +X ) •( Z +Y ) ( X +Y ) •( X +Z ) •(Y +Z ) =( X +Y ) •( X +Z ) 15a. 4b. Z ) =X • f (1.. X = 1 atau X = 0 2.. Z .• X +( X •Y ) = X X +( X • ) = X + Y Y ( Z • X ) +( Z • X •Y ) = ( Z • X ) +( Z •Y ) 9b. ( X •Y ) +( X •Z ) +(Y •Z ) =( X •Y ) +( X •Z ) 8b... 16b... 5a.+ ) ...... 2b.+ . 0 •0 = 0 5. Z .. 7a.... 5b. 3a.... Z ) =X +f (1....... • =X + + Z Y . + =X • • Z Y . 9a. 6b.. 2a.. Y ..... 1 +X = 1 0 +X = X X +X = X X + X = 1 X •Y = Y • X X •Y • Z = ( X •Y ) • Z = X • (Y • Z ) X + X =Y + X X +Y +Z = ( X +Y ) +Z = X +(Y +Z ) X • • Y .... Y . 6a...... 12a....0. 11b. 1 •1 = 1 3..0.• ) =f ( X ... 1 •0 = 0 •1 = 0 4. 4a. 10b. 1 +0 =0 + =1 8.. 13a.. Y .. 0 +0 = 0 1 7.. 0 • X =0 1• X = X X •X = X X •X =0 Teorema 1b... 15b.... 3b... • Z 8a.. 11a. 12b. 7b. ( X +Y ) • ( X + Z ) =( X • Z ) +( X •Y ) X • f ( X . 10a...... Y ... E lt.... Y . X .Z ) ) Divisi Logika & Digital Laboratorium Komputer Gd.. 5 Hal : 4 5 ..ZX +f ( X ..... ( X •Y ) +( X • Z ) = X •(Y + Z ) ( X •Y ) +( X •Y ) = X f ( X ..Praktikum Rangkaian Logika dan Digital DALIL-DALIL DAN TEOREMA ALJABAR BOOLEAN 1. 1 +1 = 1 9. Y .. + Z X + + Y . 14b..

E lt.Se ri 74100 74104 74105 74107 74109 74116 74121 74122 74123 74125 74126 74132 74136 74141 74142 74145 74147 74148 74150 74151 74152 74153 74154 74155 74156 74157 74160 74161 74162 74163 74164 74165 74166 74173 74174 74175 74176 74177 74179 74180 74181 74182 74184 Keterangan 4-bit bistable latch JK master-slave flip flop JK master-slave flip flop Dual JK master-slave flip flop Dual JK positive-edge-triggered flipflop Dual 4-bit latches with clear Monostable multivibrator Monostable multivibrator with clear Monostable multivibrator Three-state quad bus buffer Three-state quad bus buffer Quad Schmitt trigger Quad 2-input EXCLUSIVE-OR gates BCD-to-decimal decoder driver BCD counter-latch-driver BCD-to-decimal decoder driver 10/4 priority encoder Priority encoder 16-line-to-1-line multiplexer 8-channel digital multiplexer 8-channel data selector-multiplexer Dual 4/1 multiplexer 4-line-to-16-line decoderdemultiplexer Dual 2/4 demultiplexer Dual 2/4 demultiplexer Quad 2/1 data selector Decade counter with asynchronous clear Synchronous 4-bit counter Synchronous 4-bit counter Synchronous 4-bit counter 8-bit serial shift register Parallel-load 8-bit serial shift register 8-bit shift register 4-bit three-state register Hex F flip-flop with clear Quad D flip-flop with clear 35-MHz presettable decade counter 35-MHz presettable binary counter 4-bit parellel-access shift register 8-bit odd-even parity generatorchecker Arithmetic-logic unit Look-ahead carry generator BCD-to-binary converter Divisi Logika & Digital Laboratorium Komputer Gd.Praktikum Rangkaian Logika dan Digital IC TTL (Transistor-Transistor Logic) No. 5 Hal : 4 6 .Se ri 7400 7401 7402 7403 7404 7405 7406 7407 7408 7409 7410 7411 7412 7413 7414 7416 7417 7420 7421 7422 7423 7425 7426 7427 7428 7430 7432 7437 7438 7439 7440 7441 7442 7443 7444 7445 7446 7447 7448 7450 7451 7452 7453 Keterangan Quad 2-input NAND gates Quad 2-input NAND gates(open collector) Quad 2-input NOR gates Quad 2-input NOR gates (open collector) Hex inverters Hex inverters (open collector) Hex inverters buffer-driver Hex buffer-drivers Quad 2-input AND gates Quad 2-input AND gates(open collector) Triple 3-input NAND gates Triple 3-input AND gates Triple 3-input AND gates(open collector) Dual Schmitt Triggers Hex Schmitt Triggers Hex inverter buffer-drivers Hex buffer-drivers Dual 4-input NAND gates Dual 4-input AND gates Dual 4-input NAND gates(open collector) Expandable dual 4-input NOR gates Dual 4-input NOR gates Quad 2-input TTL-MOS interface NAND gates Triple 3-input NOR gates Quad 2-input NOR buffer 8-input NAND gates Quad 2-input OR gates Quad 2-input NAND buffers Quad 2-input NAND buffers(open collector) Quad 2-input NAND buffers(open collector) Dual 4-input NAND buffer BCD-to-decimal decoder-nixie-driver BCD-to-decimal decoder Excess 3-to-decimal decoder Excess Gray-to-decimal BCD-to-decimal decoder-drivers BCD-to-seven segment decoder drivers(30-V Output) BCD-to-seven segment decoder drivers(15-V Output) BCD-to-seven segment decoder drivers Expandable dual 2-input 2-wide AND-OR-INVERT gates Dual 2-input 2-wide AND-OR-INVERT gates Expandable 2-input 4-wide AND-OR gates Expandable 2-input 4-wide AND-OR-INVERT gates No.

5 Hal : 4 7 .Praktikum Rangkaian Logika dan Digital 7454 7455 7459 7460 7461 7462 7464 7465 7470 7472 7473 7474 7475 7476 7480 7482 7483 7485 7486 7489 7490 7491 7492 7493 7494 7495 7496 2-input 4-wide AND-OR-INVERT gates Expandable 4-input 2-wide AND-OR-INVERT gates Dual 2-3 input 2-wide AND-OR-INVERT gates Dual 2-input expanders Triple 3-input expanders 2-2-3-3 input 4-wide expanders 2-2-3-4 input 4-wide AND-OR-INVERT gates 4-wide AND-OR-INVERT gates(open collector) Edge-Triggered JK flip-flop JK master-slave flip-flop Dual JK master-slave flip-flop Dual D flip-flop Quad latch Dual JK master-slave flip-flop Gates full adder 2-bit binary full adder 4-bit binary full adder 2-bit magnitude comparator Quad EXCLUSIVE-OR gates 64-bit random-acces read-write memory Decade counter 8-bit shift register divide-by-12 counter 4-bit binary counter 4-bit shift register 4-bit right-shift left-shift register 5-bit parallel-in parellel-out shift register 74185 74189 74190 74191 74192 74193 74194 74195 74196 74197 74198 74199 74221 74251 74259 74276 74279 74283 74284 74285 74365 74366 74367 74368 74390 74393 Binary-to-BCD converter Three-state 64-bit random-access memory Up-down decade counter Synchronous binary up-down counter Binary up-down counter Binary up-down counter 4-bit directional shift register 4-bit parellel acces shift register Presettable decade counter Presettable binary counter 8-bit shift register 8-bit shift register Dual one-shot Schmitt trigger Three-state 8-channel multiplexer 8-bit addressable latch Quad JK flip-flop Quad debouncer 4-bit binary full adder with fast carry Three-state 4-bit multiplexer Three-state 4-bit multiplexer Three-state hex buffer Three-state hex buffer Three-state hex buffer Three-state hex buffer Individual clocks with flip-flop dual 4-bit binary counter Template IC TTL Divisi Logika & Digital Laboratorium Komputer Gd. E lt.

Praktikum Rangkaian Logika dan Digital  Skema power supply regulator 5 Volt dengan menggunakan batere. Divisi Logika & Digital Laboratorium Komputer Gd.  Skema power supply regulator 5 Volt dengan menggunakan Transformator. 5 Hal : 4 8 . E lt.

You're Reading a Free Preview

Download
scribd
/*********** DO NOT ALTER ANYTHING BELOW THIS LINE ! ************/ var s_code=s.t();if(s_code)document.write(s_code)//-->