P. 1
Rangkaian Sekuensial

Rangkaian Sekuensial

|Views: 142|Likes:
Published by Jayeng Widiatmoko

More info:

Published by: Jayeng Widiatmoko on May 20, 2013
Copyright:Attribution Non-commercial

Availability:

Read on Scribd mobile: iPhone, iPad and Android.
download as PDF, TXT or read online from Scribd
See more
See less

12/18/2015

pdf

text

original

103

BAB VIII RANGKAIAN SEKUENSIAL SINKRON Pada bab sebelumnya sudah dibahas mengenai rangkaian kombinasional yang mempunyai sifat di mana output suatu saat hanya tergantung dari input saat itu. Pada rangkaian sekuensial, output suatu saat tidak hanya tergantung dari input pada saat itu saja, tetapi juga tergantung dari kondisi/ state rangkaian sebelumnya. Dalam rangkaian sekuensial di mana operasi rangkaian dikontrol oleh suatu clock, maka rangkaian tersebut disebut rangkaian sekuensial sinkron. Kebalikannya, apabila operasi rangkaian sekuensial tidak dikontrol oleh suatu clock, maka rangkaian tersebut disebut rangkaian sekuensial asinkron. Rangkaian sekuensial sinkron direalisasikan menggunakan rangkaian logika kombinasional dengan satu atau lebih flip-flop. Bentuk umum dari rangkaian sekuensial digambarkan pada Gambar 8.1.

Input

Rangkaian Logika Pembetuk State Mendatang

NS

Memori (Flip Flop)

PS

Rangkaian Logika Pembetuk Output

Output

Gambar 8.1. Bentuk umum rangkaian sekuensial Nilai output dari flip-flop disebut state (Q). Dengan dikontrol oleh clock, flip-flop mengubah output/ state-nya, Perubahan state flip-flop ditentukan oleh rangkaian kombinasional pembentuk state yang dihubungkan dengan input flip-flop. Untuk memastikan bahwa hanya terjadi satu perubahan state dalam satu clock, maka digunakan flip-flop tipe edge-triggered (perubahan terjadi pada tepi clock). Rangkaian kombinasional yang terhubung ke input flip-flop mempunyai 2 macam input . yang pertama adalah input primer W dan output flip-flop saat itu (state saat itu), Q. Dengan demikian perubahan state tergantung pada state saat itu dan input primer W. Gambar 8.1 menunjukkan bahwa output dari rangkaian sekuensial dibangkitkan oleh rangkaian kombinasional yang lain. Walaupun output selalu tergantung pada state saat itu, tetapi tidak harus tergantung secara langsung pada input primer W. Untuk membedakan antara 2 kemungkinan tersebut, biasanya rangkaian sekuensial yang outputnya tergantung hanya pada state saat itu disebut type Moore sedangkan rangkaian sekuensial yang outputnya tergantung pada state saat itu dan juga input primer W disebut rangkaian sekuensial tipe Mealy. Nama tipe ini mengambil nama orang yang melakukan penelitian sifat rangkaian tersebut, yaitu Edward Moore dan George Mealy pada tahun 1950.

Bab VIII Rangkaian Sekuensial Sinkron

4. di mana ouput z = 0. tetapi juga tergantung nilai input/ state sebelumnya. Perubahan setiap state yang sudah dinyatakan dalam kode biner dibuat K-map masing-masing dan disederhanakan sehingga didapat persamaan rangkaian logika untuk masing-masing state. Input dan output yang dihasilkan berdasar spesifikasi contoh 8a 8. Hal pertama perlu ditentukan state awal. t8 dan t9. Bab VIII Rangkaian Sekuensial Sinkron . maka output z akan berubah menjadi 1. Ouput z akan sama dengan 1 apabila input w sebelumnya secara berurutab bernilai 1. DIAGRAM STATE Tahap pertama dalam merancang rangkaian sekuensial adalah menentukan jumlah state yang diperlukan dan transisi yang mungkin dalam perubahan state. di mana state awal ini diambil pada saat power pertama dihidupkan atau saat reset diterapkan. Selain itu output z = 0 Dari spesifikasi contoh tersebut di atas.2. Ingin dibuat suatu rangkaian sekuensial dengan spesifikasi sebagai berikut : 1. Dibuat rangkaian sekuensial berdasarkan persamaan yang sudah sederhana tersebut. berikut ini diberikan contoh kasus berikut ini. Nilai z bernilai 1 pada t5. Berdasarkan diagram state yang sudah dibuat pada no 1. Semua perubahan dalam rangkaian terjadi pada saat sinyal clock tepi positif 3. Untuk contoh perancangan rangkaian sekuensial. PERANCANGAN RANGKAIAN SEKUENSIAL SINKRON Langkah-langkah perancangan rangkaian sekuensial adalah sebagai berikut : 1. Contoh 8a. Tetapi yang diperlukan adalah analisa system yang akan dibuat dan dilihat. Pada state A ini apabila input w = 0.2. Untuk menentukan diagram state ini tidak ada prosedur tertentu. jelas bahwa nilai output tidak hanya tergantung nilai input saat itu.104 Rangkaian sekuensial juga disebut Finite State Machine (FSM)/ Mesin dengan state terhingga. sedangkan pada state A apabila input w = 1 maka output z masih 0. dibuat tabel state. Dari sifat rangkaian dibuat diagram state 2. Nama ini didasarkan sifat dari rangkaian yang fungsinya dapat dinyatakan dengan state-state dengan jumlah tertentu/ berhingga. maka state ini akan tetap tidak berubah tetap pada state A. Tabel state diubah menjadi tabel state assignment dengan cara mengkodekan satate awal menjadi kode biner. Clock : t0 t1 t2 t3 t4 t5 t6 t7 t8 t9 t10 0 1 0 1 1 0 1 1 1 0 1 w: 0 0 0 0 0 1 0 0 1 1 0 z: Gambar 8. apa yang terjadi pada output bila terjadi perubahan input. Pada kasus rangkaian yang akan dikerjakan di sini kita anggap state awal adalah A. maka ini akan menjadi state yang berbeda. Apabila w berubah menjadi 1.1. 8.1. 3. Rangkaian mempunyai 1 input w dan 1 output z 2.1. 5. walaupun z tetap 0. Hal ini karena pada state ini apabila input selanjutnya w =1 lagi. Sebagai gambaran diberikan contoh di mana input w adalah 1011011101. Maka output z adalah 00000100110 seperti terlihat pada gambar 8.

Gambar 8.3. Untuk itu kondisi di mana output z =1 kita sebut state C.3.4 menunjukkan table state untuk diagram state pada gambar 8. Untuk itu state tersebut diberi nama state B. TABEL STATE Walaupun state diagram state mudah dibaca. Dengan demikian terdapat 3 state. sedangkan apabila input w=1 maka state akan berubah menjadi state B. karena output z=1.2. Tulisan pada anak panah menunjukkan kondisi apa yang membuat perubahan dari state awal anak panah ke state ujung anak panah. Ketiga state dan perubahannya tersebut digambarkan pada gambar 8. tetapi untuk menuju implementasi rangkaian.3. Sedangkan apabila input w=1. reset w=1 w=0 A/z=0 B/z=0 w=0 w=0 w=1 C/z=1 w=0 Gambar 8. diagram state tersebut perlu diubah menjadi table state. Itu merupakan state A. maka kondisi akan berubah menjadi kondisi di mana output z=0 dan perhitungan jumlah input bit 1 dimulai dari 0 lagi. Apabila input w selanjutnya adalah 0. Bab VIII Rangkaian Sekuensial Sinkron . apabila input w selanjutnya adalah 1. maka state akan berubah menjadi A lagi. Present State A B C Next State w=0 w=1 A A A B C C Output z 0 0 1 Gambar 8.4.3. karena perhitungan jumlah input bit 1 akan diulang dari awal lagi. maka akan terjadi perubahan state karena output z=1 akibat terdapat 2 input bit 1 yang berturutan.1. Pada state C. Diagram state untuk contoh 8a Lingkaran pada diagram state menunjukkan state (kondisi) rangkaian. Pada kondisi state B. Tabel State untuk diagram State pada Gambar 8.105 Hal tersebut menunjukkan bahwa state tersebut berbeda dengan state A. sedangkan anak panah menunjukkan transisi. jika input w=0. maka state akan tetap di C. maka state akan tetap menjadi A. Sebagai contoh : pada state A. maka jika input w = 0. 8.

Untuk menghasilkan tabel kebenaran. Setiap tepi aktif clock akan menyebabkan flip-flop mengubah state-nya menjadi Y1 dan Y2. TABEL REPRESENTASI STATE (STATE ASSIGNMENT TABLE) Tabel state pada gambar 8.5. 8. Kita harus merancang rangkaian kombinasional dengan input w. Hal ini dapat dilihat dalam diagram blok pada gambar 8. tidak diperlukan dalam kasus ini. Gambar 8.5.6 yang biasa disebut state-assigned table (tabel representasi state). maka y2y1 direpresentasikan misalnya menjadi 00. dan 10 untuk ketiga state tersebut. Di sini state saat ini kita nyatakan dalam y1 dan y2. pada state B output z=0 dan pada state C output z=1. output z dispesifikasikan berdasarkan kondisi saat ini (present state).3. Pada gambar Gambar 8. dan y1 dan y2 disebut variabel state saat ini (next state variable). Sebagai catatan. Pada state A output z = 0. dan C dan perubahan yang terjadiu berdasarkan adanya perubahan input. 11. Karena terdapat 3 state A.1. Tahap selanjutnya adalah membuat tabel kebenaran yang mendefinisikan rangkaian dan menghasilkan output z seperti yang dikehendaki. y1 dan y2 yang akan menghasilkan output Y1 dan Y2. Sebagai contoh untuk state C. Karena itu Y1 dan Y2 disebut variabel state selanjutnya (next state variable).4 menggambarkan tiga state A. maka digunakan 2 flip-flop. State C akan berubah menjadi state A apabila input w = 1 dan akan tetap menjadi state C apabila input w = 1. B dan C. Bab VIII Rangkaian Sekuensial Sinkron . variabel y1 dan y2 direpresentasikan ke dalam nilai biner. Sedangkan state selanjutnya sesudah terjadi perubahan (next state) dinyatakan dalam Y1 dan Y2. Maka tabel kebenaran untuk situasi tersebut dapat dilihat pada gambar 8. Di sini kita perlu merancang rangkaian kombinasional yang menggunakan y1 dan y2 sebagai input untuk menghasilkan output z yang benar. Rangkaian kombinasional ini juga menggunakan input primer w . sehingga rangkaian ini adalah tipe Moore. B. 01. Karena terdapat 3 state. Bentuk rangkaian secara umum untuk contoh 8ª Karena terdapat 3 state dan yang digunakan adalah 2 bit untuk menyatakan state. Sinyal y1 dan y2 juga diumpanbalikkan ke rangkaian kombinasional yang menentukan state selanjutnya Y1 dan Y2.106 Dari table state tersebut dapat dibaca perubahan state yang terjadi dan penyebab perubahan state tersebut. maka diperlukan 2 bit untuk merepresentasikan state-state tersebut dalam bentuk biner. Outputnya adalah Y1 dan Y2 yang digunakan untuk mengubah state flip-flop.5 terlihat bahwa output z ditentukan hanya oleh state saat ini y1 dan y2 . Nilai biner yang keempat.

8. Pada contoh perancangan di sini. state 11 tidak digunakan.4. maka sinyal tersebut sama dengan Y1 dan Y2. Y2 dan output z dengan menggunakan K-Map untuk mendapatkan hasil yang sederhana. hal yang dilakukan lebih dulu adalah menentukan jenis flip-flop yang akan digunakan. K-Map untuk masing-masing variabel dan persamaan hasilnya dapat dilihat pada gambar 8. maka tinggal diturunkan persamaan untuk state selanjutnya Y1. sehingga diisi d (don’t care).6.7. dengan kata lain jika input ke flip-flop adalah D1 dan D2.Hal ini ditentukan berdasarkan kondisi rangkaian. D-flip-flop adalah tipe flip-flop yang paling cocok. Y1 w 0 1 y2y1 00 0 1 01 0 0 11 d d 10 0 0 Y1 = wy1 y 2 Y2 w 0 1 y2y1 00 0 0 01 0 1 11 d d 10 0 1 Bab VIII Rangkaian Sekuensial Sinkron . Hal ini berdasarkan kondisi di mana nilai Y1 dan Y2 langsung masuk ke flip-flop dan menjadi nilai baru y1 dan y2.6 Tabel representasi state untuk contoh 8a Dalam tabel pada gambar 8. PENURUNAN PERSAMAAN PERSAMAAN OUTPUT STATE SELANJUTNYA DAN Sebelum menurunkan persamaan. Untuk membuat K-map.107 Present State y2y1 00 01 10 11 Next State w=0 w=1 Y2Y1 00 00 00 dd 01 10 10 dd Output z 0 0 1 d Gambar 8. karena kita tidak perduli apa pun hasilnya sebab tidak digunakan. Sesudah jenis flip-flop ditentukan. kedua variable ini harus dipisahkan dan dievaluasi sendiri masing-masing. Demikian juga untuk output z juga harus dibuat K-map tersendiri.1. Pada tabel representasi state nilai Y1 dan Y2 juga masih tergabung menjadi satu menjadi Y2Y1.

walaupun sama-sama menghasilkan rangkaian dengan fungsi yang sama. Jika representasi state ini diubah.8 Rangkaian hasil perancangan untuk contoh 8a 8.5. yaitu state A = 00.8 menggunakan representasi simbol seperti yang tercantum pada gambar 8.108 Y2 = wy1 + wy 2 = w( y1 + y 2 ) z y2 0 1 y1 0 0 1 z = y2 1 0 d Gambar 8. Gambar 8.7 didapat persamaan fungsi Y1. dan state C=10. Sebagai ilustrasi. Gambar rangkaiannya dapat dilihat pada gambar 8. state B=01. apakah rangkaian yang didapat akan sama ? Ternyata pemilihan representasi state ini akan mempengaruh bentu rangkaian yang didapat. MENGGAMBAR RANGKAIAN Dari hasil persamaan Y1. Y2 dan z adalah sebagai berikut : Y1 = wy1 y 2 Y2 = wy1 + wy 2 = w( y1 + y 2 ) z = y2 8.1.6. PENGARUH PEMILIHAN REPRESENTASI STATE Contoh perancangan rangkaian yang menghasilkan hasil perancangan seperti pada gambar 8. Y2 dan z maka dapat digambarkan rangkaian hasil perancangan untuk fungsi yang sudah diberikan spesifikasinya tersebut.6.7 K-Map dan persamaan fungsi rangkaian untuk contoh 8a Dari hasil penyederhanaan dengan menggunkan K-Map pada gambar 8.8. pada contoh di atas kita ubah representasi rangkaian menjadi sebagai berikut : Bab VIII Rangkaian Sekuensial Sinkron .1.

di mana rangkaian tersebut terlihat lebih sederhana dari rangkaian pada gambar 8. dengan menggunakan K-map akan didapat persamaan fungsi rangkaian sebagai berikut : Y1 = D1 = w Y2 = D 2 = wy1 z = y2 Bentuk rangkaian akan terlihat seperti gambar 8. Representasi state alternatif dalam bentuk biner Maka jika pada represantasi awal seperti yang terlihat pada gambar 8. Present State y2y1 00 01 11 10 Next State w=0 w=1 Y2Y1 00 00 00 dd 01 10 10 dd Output z 0 0 1 d Gambar 8. maka pada representasi alternatif representasi 10 adalah kondis don’t care seperti dapat dilihat pada tabel representasi state alternatif pada gambar 8.8 karena menggunakan jumlah gerbang yang lebih sedikit.6 nilai biner 11 merupakan don’t care.9.10.10.109 Simbol State A B C Representasi Awal 00 01 10 Representasi alternatif 00 01 11 Gambar 8.11 Rangkaian hasil perancangan dengan representasi state alternatif Secara umum dapat dikatakan bahwa pemilihan representasi state akan sangat mempengaruhi bentuk rangkaian akhir hasil perancangan. Gambar 8. Akan tetapi untuk mendapatkan represntasi state Bab VIII Rangkaian Sekuensial Sinkron .10 Tabel representasi state alternatif untuk contoh 8a Dari tabel representasi state alternatif sepertio terlihat pada gambar 8. apalagi jika sistem yang diimplementasikan adalah sistem yang besar.11. Tentu saja ini akan mempengaruhi biaya yang diperlukan dalam implementasi. Tentu saja dengan jumlah gerbang lebih sedikit akan membutuhkan biaya yang lebih sedikit pula.

.1. 8. Gambar 8..Counter dapat dirancang dengan teknik perancangan seperti yang sudah dijelaskan sebelumnya.Urutan penghitungan : 0 – 1 – 2 – 3 – 4 – 5 – 6 – 7 – 0 . state B sesuai dengan nilai hitungan 1.. hitungan tidak berubah.. Biasanya digunakan bantuan perangkat lunak untuk melakukan evaluasi reprentasi state yang paling baik untuk sistem yang besar. state tidak akan berubah.13.2. DIAGRAM STATE DAN TABEL STATE MODULO 8 UNTUK COUNTER Gambar 8. Sampai angka berapa counter menghitung untuk kemudian kembali ke nol lagi biasanya dinyatakan dengan MODULO. Terlihat bahwa jika w=0. sedangkan jika w = 1 maka nilai perhitungan naik 1. Counter modulo 8 akan menghitung 0 – 1 – 2 – 3 – 4 – 5 – 6 – 7 – 0 ..12. MERANCANG COUNTER SINKRON MENGGUNAKAN RANGKAIAN SEKUENSIAL Counter adalah rangkaian penghitung yang akan menghitung sampai suatu angka tertentu dan biasanya kemudian kembali ke titik awal.2.. dalam hal ini angka nol. Counter modulo 4 adalah counter yang menghitung : 0 – 1 – 2 – 3 kemudian kembali ke 0 kembali dan berulang. . dan seterusnya.Terdapat sinyal input w di mana jika w=0. Contoh 8b Rancanglah counter modulo 8 yang mempunyai karakteristik sebagai berikut : . 8.12 menunjukkan diagram state untuk counter modulo-8.. Diagram state untuk counter modulo 8 Dari diagram state pada gambar 8.. Bab VIII Rangkaian Sekuensial Sinkron . sedangkan jika w = 1 state akan berubah ke nilai hitungan yang lebih tinggi.12 dapat diturunkan table state seperti terlihat pada gambar 8.110 yang palin baik adalah sulit dan hampir tidak mungkin. State A sesuai dengan nilai hitungan 0.

Tabel State untuk Counter modulo-8 8. Present State y2y1y0 000 001 010 011 100 101 110 111 Next State w=0 w=1 Y2Y1Y0 000 001 010 011 100 101 110 111 001 010 011 100 101 110 111 000 Output z2z1z0 000 001 010 011 100 101 110 111 Gambar 8. kemudian sebagai pembanding digunakan J-K flip-flop.111 Present State A B C D E F G H Next State w=0 w=1 A B C D E F G H B C D E F G H A Output z 0 1 2 3 4 5 6 7 Gambar 8. Bab VIII Rangkaian Sekuensial Sinkron . Tabel Representasi State untuk Counter modulo-8 Langkah selanjutnya dalam merancang counter adalah memilih flip-flop yang akan digunakan dan menurunkan persamaan fungsi rangkaiannya.2. REPRESENTASI STATE Karena terdapat 8 state.13.13. maka diperlukan 3 bit untuk merepresentasikan masing-masing state. Tabel representasi counter modulo-8 tercantum pada gambar 8.14. Di dalam contoh ini akan digunakan D-flip-flop.2.

2. IMPELEMENTASI COUNTER MODULO-8 MENGGUNAKAN D FLIPFLOP Untuk menurunkan persamaan fungsi rangkaian digunakan K-Map untuk mendapatkannya.3. K-Map untuk Counter Modulo-8 Menggunakan D-FF Dari K-Map pada gambar 8. Bab VIII Rangkaian Sekuensial Sinkron .15.112 8.14 didapat persamaan fungsi implementasi : D 0 = Y 0 = w y 0 + wy 0 D1 = Y1 = w y1 + y1 y 0 + wy 0 y1 D 2 = Y2 = w y 2 + y 0 y 2 + y1 y 2 + wy 0 y1 y 2 Implementasi rangkaian dapat dilihat pada gambar 8. Gambar 8. y1y0 wy2 00 01 11 10 00 0 0 1 1 01 1 1 0 0 11 1 1 0 0 10 0 0 1 1 y1y0 wy2 00 01 11 10 00 0 0 0 0 01 0 0 1 1 11 1 1 0 0 10 1 1 1 1 Y0 = w y 0 + w y 0 y1y0 wy2 00 01 11 10 Y1 = w y1 + y1 y 0 + wy 0 y1 00 0 1 1 0 01 0 1 1 0 11 0 1 0 1 10 0 1 1 0 Y2 = w y 2 + y 0 y 2 + y1 y 2 + wy 0 y1 y 2 Gambar 8.14. maka dip[erlukan 3 K-Map terpisah.14 menunjukkan K-Map dan fungsi hasil penurunannya. Y2 dan Y3. yaitu untuk Y1. Karena terdapat 3 output.

Bab VIII Rangkaian Sekuensial Sinkron . D1 dan D2 di atas dapat ditulis ulang sebagai berikut : D 0 = Y 0 = w y 0 + wy 0 = w ⊕ y 0 = ( w + y 0 ) y1 + wy 0 y1 = wy 0 y1 + wy 0 y1 = wy 0 ⊕ y1 D 2 = Y2 = w y 2 + y 0 y 2 + y1 y 2 + wy 0 y1 y 2 = ( w + y 0 + y ) y 2 + wy 0 y1 y 2 = wy 0 y y 2 + wy 0 y1 y 2 = wy 0 y1 ⊕ y 2 D1 = Y1 = w y1 + y1 y 0 + wy 0 y1 Dengan persamaan-persamaan terakhir tersebut terlihat pola yang jelas dan gambar rangkaian dapat dilihat pada gambar 8. sehingga sulit untuk memperbesar modulo counter.16. Akan tetapi persamaan untuk D0.113 Gambar 8. Dari gambar tersebut akan dapat dengan mudah dikembangkan untuk counter yang dengan modulo yang lebih besar.15. Counter Modulo-8 Menggunakan D Flip-flop Gambar rangkaian counter modulo-8 tidak menunjukkan pola yang jelas untuk D0. D1 dan D2.

boleh 1 atau 0). IMPELEMENTASI COUNTER MODULO-8 MENGGUNAKAN J-K FLIP-FLOP JK flip-flop memberikan alternative yang menarik.17.Jika flip-flop berada pada state 1 dan diinginkan menjadi state 0. Counter Modulo-8 Menggunakan D Flip-flop Dengan Pola 8. Tabel eksitasi memberikan informasi state dalam bentuk input flip-flop yang harus dibangkitkan (excited) agar terjadi state selanjutnya.114 w D Q y0 Q D Q y1 Q D Q y2 Q Clock Gambar 8. . Untuk mengimplementasikan rangkaian sekuensial yang mempunyai spesifikasi seperti tercantum pada Tabel representasi pada gambar 8. Dari kondisi tersebut dapat dituliskan tabel eksitasi seperti terlihat pada gambar 8.4. Kondisi berikut diperlukan : .13 diperlukan penurunan untuk input J dan K untuk masing-masing flip-flop. .16. Bab VIII Rangkaian Sekuensial Sinkron .Jika flip-flop berada pada state 0 dan diinginkan menjadi state 1. maka nilai J dan K yang memenuhi masing-masing adalah J=1 dan K=d. maka nilai J dan K yang memenuhi masing-masing adalah J=d dan K=1.2.Jika flip-flop berada pada state 0 dan diinginkan tetap pada state 0 tersebut maka nilai J dan K yang memenuhi masing-masing adalah J=0 dan K=d (don’t care.Jika flip-flop berada pada state 1 dan diinginkan tetap pada state 1 tersebut maka nilai J dan K yang memenuhi masing-masing adalah J=d dan K=0. .

Tabel eksitasi Counter Modulo-8 Menggunakan JK Flip flop.Pada FF-2 perubahan state-nya adalah 0 Æ 0 (atau tetap). yaitu : J0 = K0 = w J 1 = K 1 = wy 0 J 2 = K 2 = wy 0 y1 Gambar rangkaian counter modulo-8 dengan menggunakan JK Flip-flop dapat dilihat pada gambar 8.Pada FF-0 perubahan state-nya adalah 0 Æ 1. Misalnya pada baris pertama state 000 (state A) akan berubah menjadi state 001 pada w=1 : . karena nilai-nilai tersebut yang akan menyebabkan nilai output JK flip-flop tetap 0 . Ini akan dicapai apabila nilai J2 = 0 dan nilai K2 = don’t care. karena nilai-nilai tersebut yang akan menyebabkan nilai output JK flip-flop menjadi 1.18. Dari tabel eksitasi tersebut.17. didapat K-Map untuk masing-masing input pada masingmasing JK flip-flop. Keenam K-map tersebut digambarkan pada gambar 8.Pada FF-1 perubahan state-nya adalah 0 Æ 0 (atau tetap).18 tersebut dapat diturunkan persamaan fungsi rangkaian yang sudah disederhanakan.19 sesuai persamaan yang didapat. maka total terdapat 6 K-Map. karena nilai-nilai tersebut yang akan menyebabkan nilai output JK flip-flop tetap 0 . y1y0 wy2 00 01 11 10 00 0 0 1 1 01 d d d d 11 d d d d 10 0 0 1 1 y1y0 wy2 00 01 11 10 00 d d d d 01 0 0 1 1 11 0 0 1 1 10 d d d d J0 = w K0 = w Bab VIII Rangkaian Sekuensial Sinkron . Ini akan dicapai apabila nilai J0 = 1 dan nilai K0 = don’t care. Dari K-Map pada gambar 8. Ini akan dicapai apabila nilai J1 = 0 dan nilai K1 = don’t care. Karena terdapat 3 flip-flop dan masing-masing flip-flop mempunyai 2 input.115 Present State y2y1y0 A B C D E F G H 000 001 010 011 100 101 110 111 Flip Flop Input w=0 Y2Y1Y0 000 001 010 011 100 101 110 111 J2K2 0d 0d 0d 0d d0 d0 d0 d0 J1K1 0d 0d d0 d0 0d 0d d0 d0 J0K0 0d d0 0d d0 0d d0 0d d0 Y2Y1Y0 001 010 011 100 101 110 111 000 J2K2 0d 0d 0d 1d d0 d0 d0 d1 w=1 J1K1 0d 1d d0 d1 0d 1d d0 d1 J0K0 1d d1 1d d1 1d d1 1d d1 Output z2z1z0 000 001 010 011 100 101 110 111 Gambar 8.

8. permulaannya adalah gambar rangkaian dan hasil akhirnya adalah diagram state rangkaian yang akan menunjukkan sifat rangkaian.20. K-Map Counter Modulo-8 Menggunakan JK Flip flop. Untuk memahami proses analisa rangkaian.19. w J Q y0 K Q J Q y1 K Q J Q y2 K Clock Q Gambar 8.3.116 y1y0 wy2 00 01 11 10 00 0 0 0 0 01 0 0 1 1 11 d d d d 10 d d d d y1y0 wy2 00 01 11 10 00 d d d d 01 d d d d 11 0 0 1 1 10 0 0 0 0 J 1 = wy 0 y1y0 wy2 00 01 11 10 00 0 d d 0 01 0 d d 0 11 0 d d 1 10 0 d d 0 y1y0 wy2 00 01 11 10 00 d 0 0 d K 1 = wy 0 01 d 0 0 d 11 d 0 1 d 10 d 0 0 d J 2 = wy 0 y1 K 2 = wy 0 y1 Gambar 8. Sedangkan pada analisa rangkaian. di sini diberikan contoh rangkaian seperti pada gambar 8. Bab VIII Rangkaian Sekuensial Sinkron . Rangkaian Counter Modulo-8 Menggunakan JK Flip flop. Pada proses perancangan yang diberikan adalah sifat rangkaian (yang kemudian digambarkan ke dalam diagram state) dan hasil akhirnya adalah gambar rangkaian itu sendiri yang akan diimplementasikan.18. ANALISA RANGKAIAN SEKUENSIAL SINKRON Proses analisa rangkaian sekuensial adalah kebalikan dari proses perancangan rangkaian sekuensial sinkron.

21 Tabel representasi state untuk Rangkaian Gambar 8. Persamaannya adalah sebagai berikut : Y1 = wy1 + wy 2 Y2 = wy1 + wy 2 z = y1 y 2 Karena terdapat 2 flip-flop. Sedangkan pada saat w =1 didapat dari persamaan : Y1 =1. Dari table representasi state . Untuk itu kita simbolkan masing-masing state biner. langkah selanjutnya adalah membuat table state. Bab VIII Rangkaian Sekuensial Sinkron . Tabel state dapat dilihat pada gambar 8.20 dapat di turunkan persamaan state selanjutnya Y1 dan Y2 serta persamaan untuk output z. Misalnya pada kondisi y1=y2=0. maka FSM tersebut mempunyai 4 state. State 00 = state A. State 01 = state B. Tabel representasi state secara lengkap dapat dilihat pada gambar 8.21. Present State y2y1 00 01 10 11 Next State w=0 w=1 Y2Y1 00 00 00 00 01 10 11 11 Output z 0 0 0 1 Gambar 8. Tahap selanjutnya adalah membuat state assigned table berdasar persamaan tersebut di atas. Y2=0 dan z = 0. Untuk membuat table state.20. Dengan w=0 didapat dari persamaan:Y1 =0. Y2=0 dan z = 0. dan State 11 = state D.20 Contoh rangkaian sekuensial sinkron yang dianalisa Dari gambar rangkaian 8.22.117 Gambar 8. dari state assigned table dapapt dengan mudah dilakukan dengan mengganti kode biner yang bersesuaian dengan symbol state yang sudah didefinisikan. State 10 = state C.

22. Gambar 8.23.20 Dari table State di atas dapat disimpulkan bahwa rangkaian tersebut akan menghasilkan output z=1 apabila terdapat 3 input 1 yang berturutan. Tabel State Rangkaian Gambar 8.118 Present State A B C D Next State w=0 w=1 A A A A B C D D Output z 0 0 0 1 Gambar 8.23. Diagram State untuk rangkaian contoh yang dianalisa Bab VIII Rangkaian Sekuensial Sinkron . Diagram statenya digambarkan pada gambar 8.

You're Reading a Free Preview

Download
scribd
/*********** DO NOT ALTER ANYTHING BELOW THIS LINE ! ************/ var s_code=s.t();if(s_code)document.write(s_code)//-->