VHDL

RANC. SISTEM ELEKTRONIKA
Oleh : ir.S O E T I K N O DOSEN -JTE ELEKTRONIKA

PENGANTAR
Tentang VHDL
VHDL adalah bahasa untuk mendeskripsikan hardware elektronika digital; singkatan dari VHSIC Hardware Description Language. VHDL merupakan standar IEEE/ANSI dan Departemen Pertahanan US. Pertama kali dipublikasikan oleh IEEE pada tahun 1987, dengan label IEEE Std 1076-1987. Bahasa ini telah mengalami modifikasi dan revisi, dengan versi terbaru berlabel IEEE Std 1076-1993.

Referensi
• A VHDL Primer: Revised Edition, “J. Bhasker, Prentice Hall Inc. (ISBN 0-13181447-8). • IEEE Standard VHDL Language Reference Manual, Std 1076-1993, IEEE, NY, 1993 • IEEE Standard Multivalue Logic System for VHDL Model Interoperability (Std_Logic_1164), Std 1164-1993, IEEE, 1993. • Bhasker, J., A Guide to VHDL Syntax, Englewood Cliffs, NJ: Prentice-Hall, 1995, ISBN 0-13-324351-6.

MATERI
            

Pengantar Materi 1 Materi 2 Materi 3 Materi 4 Materi 5 Materi 6 Materi 7 Materi 8 Materi 9 Materi 10 Materi 11 Materi 12

Pendahuluan Tutorial Elemen Dasar Bahasa Behavioral Modelin Dataflow Modeling Structural Modeling Generics dan Configurations Subprogram dan Overloading Packages dan Library Keistimewaan Lebih Lanjut Simulasi Model Contoh Hardware Modeling

Menjelaskan tentang kemampuan utama dari VHDL. . Menyimpulkan konsep desain entity (entity design).Materi 1 PENDAHULUAN OBYEK : Menjelaskan tentang sejarah VHDL.

• Distandarisasi ulang pada tahun 1993. • VHDL pertama kali dikembangkan untuk Departemen Pertahanan US. yang secara bersama-sama merupakan representasi tertentu dari device. • Desain digital digambarkan dalam VHDL dengan menggunakan external view dengan satu atau beberapa internal view. .Materi 2 PENDAHULUAN KEY POINTS : • VHDL singkatan dari VHSIC Hardware Description Language. . • Tiap external view dan salah satu darinya berkaitan dengan internal view. dengan nama IEEE Std 1076-1987.test bench dapat dituliskan menggunakan bahasa ini. Standar ini disebut IEEE Std 1164-1993. • Distandarisasi pertama kali oleh IEEE pada tahun 1987. distandarisasi oleh IEEE untuk membantu di dalam interoperability model VHDL. . . • Desain digital dapat juga digambarkan dalam VHDL dengan menggunakan beberapa external view yang berbeda. .dapat digunakan sebagai exchange medium.tipe data baru dapat disebutkan. Suatu rancangan mungkin memiliki satu atau lebih internal view. • Sembilan nilai logika paket. • Beberapa kemampuan VHDL antara lain : . • Internal view menyatakan fungsi atau struktur dari rancangan.mendukung hirarki. • VHDL dapat digunakan untuk menggambarkan desain elektronika digital pada beberapa tingkat abstraksi. disebut dengan entity design.mendukung metodologi top-down dan bottom-up. dari skala tingkat algoritma hingga tingkat gate. • External view menyatakan interface dari rancangan. dengan nama IEEE Std 1076-1993. disebut STD_LOGIC_1164.

Materi 1 PENDAHULUAN Self-Test Excercise : 1. Dapatkah suatu desain memiliki lebih dari satu internal view ? . Apakah kelebihan VHDL yang dapat digunakan untuk menggambarkan parameter desain ? 4. Dapatkah driver dan monitor dituliskan menggunakan VHDL ? 6. Apakah tiga jenis style deskripsi dasar yang didukung oleh VHDL ? 8. Dapatkah timing digambarkan dalam VHDL ? 5. Pada tahun berapa VHDL pertama kali distandarisasi oleh IEEE ? 2. Hal apakah yang menjadi latar belakang pengembangan VHDL ? 3. Hal apakah yang menjadi latar belakang pengembangan IEEE Std 1164-1993 ? 7.

. dataflow dan structure).Materi 2 TUTORIAL OBYEK : Mendiskusikan sifat/ciri pemodelan utama VHDL (style sequential behavior. Mendemonstrasikan proses kompilasi dan simulasi dari VHDL.

architecture body. delta delay diasumsikan. • Package declaration dan package body berisi kumpulan deklarasi sejenis yang dapat dibagi dengan unit-unit desain yang berbeda. structure atau mixed. • Architecture body menggambarkan internal view dari entity dengan menggunakan style sequential behavior. . • Entity declaration menyatakan interface dari entity. package declaration. • Pernyataan concurrent signal assignment digunakan untuk menggambarkan fungsi dari entity dengan menggunakan dataflow style. • Port adalah tempat dimana sinyal dapat berhubungan dengan lingkungan luar. tipe port dan mode port juga disebutkan. • Komponen dinyatakan menggunakan component declaration dan dihubungkan menggunakan signal. yang dieksekusi secara sekuensial dalam zero time. kumpulan pernyataan sekuensial digambarkan dalam process declaration. configuration declaration. architecture body berisi satu set komponen yang saling berhubungan. dan package body. • Ekspresi pada sisi sebelah kanan dari concurrent signal assignment dikomputasi setiap ada event pada signal yang digunakan. • Unit-unit desain untuk menggambarkan entity: entity declaration. • Configuration declaration menyatakan hirarki dari rancangan. • Pada model structure. terdiri dari satu entity declaration dan satu architecture body. • Entity pada kondisi minimal. • Untuk setiap port yang dinyatakan dalam entity declaration.Materi 2 KEY POINTS : TUTORIAL • Entity saat digunakan dalam entity lainnya menjadi komponen bagi entity tersebut. jika tidak terdapat delay. • Pada model behavioral. Nilai komputasi selanjutnya dihubungkan ke target (sisi sebelah kiri) setelah delay tertentu. dataflow.

• Pernyataan process dieksekusi ulang jika terdapat event dalam signal manapun pada sensitivity list. Sangat penting jika package declaration yang berhubungan berisi constant declaration yang ditangguhkan atau subprogram. • Ketiga model dari style dapat digabungkan dalam model tunggal. proses akan meresume eksekusi setelah kondisi tunda dipenuhi atau interval time-out dilewati. Hal ini menyatakan architecture body yang dipilih serta kumpulan komponen di dalamnya ke entity yang terletak pada library desain. Signal tidak dapat dinyatakan dalam proses atau subprogram. • Variable dapat dinyatakan dalam proses dan subprogram. • Value dapat diberikan secara langsung ke variable. Jika keduanya tidak ada. …. pernyataan process merupakan loop tak terbatas selama inisialisasi. • VHDL analyzer mengkompilasi file desain (berisi satu atau lebih unit desain) dan menyimpan setiap unit desain hasil kompilasinya dalam library yang dinyatakan sebagai working library. LANJUTAN . • Jika pernyataan process mempunyai pernyataan wait. • Configuration declaration digunakan untuk menyebutkan hirarki dari entity.Materi 2 TUTORIAL KEY POINTS : • Pernyataan process dieksekusi pertama kali saat fase inisialisasi dari simulasi. sementara jika akan diberikan ke suatu signal harus setelah delay tertentu. • Package declaration digunakan untuk menyimpan kumpulan deklarasi yang sering dipakai. • Package body selalu dihubungkan dengan package declaration. Kemudian ditunda jika terdapat sensitivity list atau pernyataan wait..

initialization.Materi 2 TUTORIAL KEY POINTS : • Library desain merupakan implementasi khusus tempat penyimpanan dalam host environment dimana deskripsi yang telah dikompilasi dapat disimpan. STD_LOGIC. • Selama fase inisialisasi setiap proses dieksekusi satu kali dan semua sinyal diberi harga awal. STD ULOGIC VECTOR dan STD LOGIC VECTOR. • STD_LOGIC_1164 terletak pada library desain dengan nama IEEE.. pasangan entity-architecture top-level atau nama konfigurasi disebutkan. simulation. dimana pemetaannya pada lokasi fisik tertentu dinyatakan secara eksternal dalam host environment. • Simulasi selanjutnya didasarkan pada waktu dari event selanjutnya. • Package yang ada: STANDARD dan TEXTIO. Keduanya terletak pada library desain STD. • Satu atau lebih library desain yang ada harus memiliki nama logika. Tipe-tipe dasarnya adalah STD_ULOGIC. LANJUTAN . • Tiga step simulasi: elaboration. …. • Untuk simulasinya. jadi bukan menjadi bagian dari bahasa.

Dapatkah suatu variabel dinyatakan di luar proses ? 5. Dua hal apakah yang dapat menyebabkan tertundanya suatu proses ? 8. Dengan menggunakan deskripsi style dataflow. Delay diberikan sebagai berikut. Bagaimanakah port komponen dan sinyal dihubungkan ? 7. Pada fase manakah proses dieksekusi satu kali dari suatu simulasi ? 11. Sebutkan lima macam unit desain. Apakah working library itu ? 10. Unit desain yang mana yang digunakan untuk menggambarkan fungsi internal atau struktur dari desain ? 3. Dapatkah deklarasi component ditempatkan pada package declaration ? 9. Apakah shared variable itu ? 6. tulislah model VHDL untuk logika exclusive-or. .Materi 2 TUTORIAL Self-Test Excercise : 1. 2. Pernyataan concurrent primer manakah yang digunakan untuk menggambarkan style structural dari suatu desain ? 4.

end. Di dalam package juga dituliskan fungsi konversi nilai MVL ke nilai BIT.Materi 2 TUTORIAL Self-Test Excercise : 12. Entity EX_OR is port (A: in BIT. Perhatikan kode berikut ini. „1‟. dengan nilai „X‟. Tuliskan package yang menyatakan 4 nilai tipe enumerasi. 13.. B_ABAR <= ABAR and B. LANJUTAN . architecture TEST of EX_OR is signal B_ABAR: BIT. begin ABAR <= not A. MVL. „Z‟. „0‟. ABAR: out BIT). Mengapa terdapat error pada akhir pernyataan concurrent signal assignment ? …. end.

.Materi 3 ELEMEN DASAR BAHASA OBYEK : Menerangkan dasar dari bahasa VHDL Menjelaskan: type. operation dan identifiers.

physical. integer. • Comment dapat dimulai dimana saja pada suatu baris. • Keyword merupakan reserved word dan tidak dapat digunakan sebagai identifier. write-only atau append-only. • Extended identifier ditulis diantara backslash serta merupakan case sensitive. variable dan file. • Klasifikasi data object: constant. • Object declaration menyatakan klasifikasi data object. floating point. access. shift. • Predefined operator yang ada: logical. object declaration menyatakan jenis file. diawali dengan dua garis putus-putus serta berakhir pada akhir baris. relational. • Type adalah kumpulan nilai dimana operasi tertentu diijinkan. signal. • Subtype adalah type dengan suatu constraint. Untuk file. . • Jenis-jenis type: enumeration. readonly. file. array. dan incomplete. multiplying dan miscellaneous operator.Materi 3 ELEMEN DASAR BAHASA KEY POINTS : • Dua jenis identifier: basic identifier dan extended identifier. • Literal adalah suatu nilai dari type. tipe serta harga awalnya jika ada. record. adding.

COT dari type STD LOGIC_VECTOR dengan ukuran 5 bit.Materi 3 ELEMEN DASAR BAHASA Self-Test Excercise : 1. 8.0034 Amp dalam type CURRENT yang didefinisikan pada hal 39 dari bacaan ? Apakah operasi yang diijinkan pada type juga sama halnya dengan pada semua subtype-nya ? Apakah unconstrained array type itu ? Apakah “0010” suatu literal dari type BIT_VECTOR atau STRING ? Manakah dari berikut ini yang merupakan basic identifier. extended identifier.8 ns. Nyatakanlah 3 signals. 12. ARG. Type manakah yang merupakan composite type ? Apakah extended identifier \wait\ berbeda dengan keyword wait ? Apakah based literal 2#101_110# suatu integer literal ? Nomor berapakah posisi dari integer literal 30 dalam predifined type INTEGER ? Nomor berapakah posisi dari literal 0. dan inisialisasi setiap elemen dalam array dengan „0‟. 7. keyword dan illegal identifier: _wait CL_CK \-----------\ ABCDeF _TEMP \?______\ \block\ 1 hot CONST_ _01 A+1 ACK report end WHY NOT ME Nyatakanlah constant STROBE dari type TIME dengan nilai 1. Nyatakanlah type enumeration CHAR2INT dengan range karakter dari „0‟ sampai dengan „9‟. 10. 6. 2. 9. 4. 11. 3. 13. . CNT. 5. Nyatakanlah variable IS_FOUND dari type BOOLEAN dengan nilai awal FALSE.

8#34_72#. “001-02-0123”. Apakah type kembali untuk semua operator predefined relational ? …. 21. Apakah perbedaan antara type unconstrained array dan constrained array ? Pada kondisi bagaimanakah lebih diinginkan menggunakan type unconstrained array dibandingkan type constrained array ? 19. Tentukanlah tipe integer dengan nilai antara -15 hingga +15. Tentukan nilai (“JBOND”. 8 x 16 x 1024. Sub-unitnya mV. Nyatakanlah array tiga dimensi.. Nyatakanlah signal untuk type ini. “1101”. Nyatakanlah type physical VOLTAGE dengan range 0 hingga 10_000. Nyatakanlah record yang dapat menahan informasi tentang nama personal. Nyatakanlah variable untuk type ini. Nyatakanlah variable dari tipe ini dan inisialisasi dengan nilai 0. tiap elemen merupakan type BOOLEAN. Jika tidak disebutkan nilai awal pada signal declaration. Nyatakanlah array tiga dimensi di atas sebagai unconstrained array. Apakah operator + dan . 23. 24. apakah nilai awal dari signal ketika simulasi dimulai ? 17. Kemudian sebutkan dimensinya dalam pernyataan untuk variable. 15. nomor jaminan sosial dan umur. B”0011” ? 16. kecuali bit 14 dan bit 6 yang harus diset ke „0‟. Jenis literal apakah berikut ini: 23. 23) ke signal. Apakah perbedaan antara array dengan record ? 18. dan Volt. Dapatkah array multi-dimensi menjadi constrained parsial ? 22. LANJUTAN .Materi 3 ELEMEN DASAR BAHASA Self-Test Excercise : 14. Nyatakanlah constant dari type BIT_VECTOR dengan range indeks dari 0 sampai 24. Setting semua elemennya ke „1‟. Berapakah nilai awal untuk setiap elemen dalam array ? 20.telah ditentukan pada type BIT_VECTOR ? 25. Nyatakanlah signal untuk type ini.

Materi 3

ELEMEN DASAR BAHASA
Self-Test Excercise :
26. Sebutkan empat macam type predefined dan satu macam subtype predefined. 27. Nyatakanlahtype record COMPLEX dengan dua elemen, REAL_FLD dan IMAG_FLD. Nyatakanlah signal untuk type ini dan inisialisasi dengan nilai (2,4). Bagaimanakah elemen dari signal record diakses ? 28. Type declaration yang diberikan : type MLV is („X‟, „0‟, „1‟, „Z‟); Nyatakanlah subtype dengan nilai hanya „X‟, „0‟, „1‟.

….. LANJUTAN

Materi 4

BEHAVIORAL MODELING
OBYEK : Ž Mendiskusikan model behavioral style yang mendukung VHDL. Ž Mendemonstrasikan pengertian hal yang membuat process
statement dieksekusi dan bagaimana sequential statement di dalamnya dieksekusi. Menjelaskan variasi sequential statement yang dapat ditulis di dalam process statement termasuk - if statement - case statement - loop statement - assertion statement - wait statement, dsb.

Ž

Materi 4

BEHAVIORAL MODELING
KEY POINTS :
• • • • • • • • • • • • • • • • • • Process statement memodelkan behavioral sekuensial. Process statement adalah pernyataan concurrent yang ada di dalam architecture body. Pernyataan sekuensial berada dalam process statement . Contoh dari pernyataan sekuensial: if statement, case statement, dan variable assigment statement. Process statement dapat berupa state tertunda atau yang sedang dieksekusi. Penangguhan process statement terjadi ketika terdapat sensitivity list atau wait statement. Jika terdapat event (perubahan nilai) pada signal dalam sensitivity list, maka proses dijalankan. Setelah pernyataan terakhir dijalankan di dalam proses maka proses akan ditangguhkan. Jika di dalam proses terdapat sensitivity list, maka tidak mempunyai wait statement. Jika dalam proses terdapat satu atau lebih wait statement, maka proses tidak dapat mempunyai sensitivity list. Jika process statement mempunyai wait statement, maka proses ditangguhkan ketika wait statement dijalankan. Ketika kondisi tunda sudah terpenuhi atau time out terjadi, maka proses akan menjalankan pernyataan selanjutnya. Setiap proses pertama kali dijalankan diawali fase inisialisasi pada simulasi. Pernyataan variabel di dalam proses menyimpan nilai saat proses penangguhan. Signal tidak dapat dinyatakan dalam proses. Variabel selalu mempunyai nilai instan, sedangkan sinyal selalu ditandai dengan nilai setelah delay. Proses selalu dijalankan dalam waktu nol. Exit statement atau next statement hanya muncul pada loop statement. Terdapat dua macam delay yang digunakan dalam penentuan signal: inertial dan transport. Nilai defaultnya adalah inertial. Architecture body dapat berisi banyak proses. Proses tunda adalah salah satu yang dieksekusi terakhir dari semua delta waktu simulasi yang diberikan.

11. hargaharga delay sesuai dengan yang kita inginkan. 3. 5. 9. 2. Model delay apakah yang digunakan pada penyerahan sinyal (signal assignment) jika tidak tersedia keyword (inersia atau transpor) secara eksplisit ? 13. 4. Dapatkah nilai keluaran port dibaca ? Sebutkan tiga pernyataan concurrent yang terdapat dalam architecture body ? Dapatkah sebuah variabel atau sinyal digunakan untuk melewatkan informasi antara dua proses ? Berapa banyak architecture body yang dapat dimiliki oleh sebuah entity ? Apakah yang dapat menyebabkan sebuah proses tidak berjalan (tidak berfungsi) ? Kapankah sebuah proses pertama kali dieksekusi ? Dapatkah variabel-variabel yang dideklarasikan dalam sebuah proses mempertahankan harganya ketika proses berhenti (tidak berjalan) ? Apakah perbedaan antara variable assignment dan signal assignment ? Dengan menggunakan pernyataan wait. buatlah sinyal gelombang clock dengan perioda off 5 nanodetik dan perioda on 10 nanodetik ! Dapatkah pernyataan next menyebabkan sebuah loop untuk keluar ? Pada model delay inersia. ? 12.Materi 4 BEHAVIORAL MODELING Self-Test Excercise : 1. 8. 6. 7. Pada sebuah penyerahan sinyal (signal assignment) beserta sinyal gelombang berlipat. Properti khusus apakah yang dimiliki proses ? . apakah batas rejeksi pulsa jika ia tidak dispesifikasikan secara eksplisit 10. Benar atau salah ? 14.

…. Tulislah pernyataan masukan (asserted statement) yang memeriksa bahwa sinyal CLK tidak pernah mempunyai harga 'Z'. Tulislah model VHDL dengan menggunakan pernyataan proses state machine berikut ini : Masukan (GAK) Kondisi Sekarang Kondisi berikutnya Keluaran (ZUK) 0 NO_ONE NO_ONE 0 1 NO_ONE ONE_ONE 0 0 ONE_ONE NO_ONE 0 1 ONE_ONE TWO_ONE 0 0 TWO_ONE NO_ONE 0 1 TWO_ONE THREE_ONE 1 0 THREE_ONE NO_ONE 0 1 THREE_ONE THREE_ONE 1 16.. LANJUTAN . Jelaskan sifat dari flip flop JK menggunakan pernyataan proses ! 19. Apakah J pada pernyataan loop dibawah ini perlu untuk dideklarasikan ? for J in1 to 10 loop … end loop. 17. Apakah default dari tingkat kekerasan (severity level) jika tidak terdapat ekspresi kekerasan pada pernyataan yang dimasukkan ? 18.Materi 4 BEHAVIORAL MODELING Self-Test Excercise : 15.

'X'. signal WIN: STD_ULOGIC. Sinyal kontrol adalah bertipe enumerasi: type COMP_CTRL is (LT.. Masukannya adalah vektor 16-bit. GT. Jika jumlah 1 melebihi jumlah 0. NE) 21. Perlihatkan dua pendekatan untuk mendeteksi tepi clock ! 24.'Z'. LE. Data pada sinyal masukan diperiksa pada setiap tepi naik dari Clock. … process begin WIN <= transport '1' after 7 ns WIN <= transport '0' after 22 ns WIN <= transport 'Z' after 18 ns wait.'0'.'L'. GE.'H'.'W'. 22. end process.'1'. Jelaskan sifat dari rangkaian yang menset keluaran SAM ke '1' jika pola 1101 ditemukan pada sinyal masukan GUS. keluaran menjadi benar. …. jelaskan sifat dari rangkaian komparator yang membandingkan dua sinyal WUMP dan LUMP. Menggunakan pernyataan proses. Jelaskan sifat dari rangkaian mayoritas. LANJUTAN .Materi 4 BEHAVIORAL MODELING Self-Test Excercise : 20. 23.'-'). EQ. Perlihatkan sinyal gelombang pada sinyal WIN setelah pernyataan proses mengeksekusi type STD_ULOGIC is ('U'. Data masukan hanya diperiksa jika sinyal masukan (input) DATA_READY adalah '1'.

'0' after 31 ns. 'X' after 18 ns. end process.. 26. WIN <= reject 15 ns inertial '1' after 25 ns. …. Perlihatkan gelombang pada sinyal WIN apabila pernyataan proses berikut dieksekusi process begin WIN <= reject 3 ns inertial '0' after 12 ns.Materi 4 BEHAVIORAL MODELING Self-Test Excercise : 25. wait. '0' after 22 ns. '1' after 30 ns. '1' after 12 ns. Sinyal WIN merupakan tipe yang sama seperti pada pertanyaan sebelumnya. process begin WIN <= transport '0' after 6 ns. '0' after 30 ns. wait. WIN <= 'Z' after 30 ns. LANJUTAN . WIN <= transport 'Z' after 15 ns. Perlihatkan gelombang pada sinyal WIN setelah pernyataan proses berikut dieksekusi. end process.

. • Menggunakan pernyataan concurrent signal dan block.Materi 5 DATAFLOW MODELING OBYEK : • Mendemonstrasikan dan mengerti tentang model dataflow .

Fungsi resolusi dapat ditempatkan dalam pendeklarasian sinyal atau subtype. Pernyataan signal assignment terpilih juga merupakan pernyataan serempak. maka fungsi resolusi dibutuhkan. tidak berdasarkan urutan sekuensialnya pada architecture body. Nilai yang tidak dapat dipengaruhi dapat dipergunakan untuk sinyal untuk mengidentifikasikan tidak ada perubahan pada harga driver. • Pernyataan concurrent signal assignment mempunyai syntax yang sama dengan pernyataan • • • • • • • • • signal assignment yang terdapat pada pernyataan proses. memiliki sifat yang sama dengan case statement. Pernyataan signal assignment kondisional juga merupakan pernyataan serempak. fungsi dipanggil setiap kali driver yang bersesuaian aktif. Jika sinyal memiliki lebih dari satu driver.Materi 5 DATAFLOW MODELING KEY POINTS : • Dataflow behavior digambarkan dengan menggunakan pernyataan concurrent signal assignment. Concurrent signal assignment dapat dituliskan dalam architecture body pada urutan manapun. Sifatnya hampir sama dengan if statement pada proses. Fungsi resolusi didefinisikan oleh pemakai. Pernyataan dieksekusi berdasarkan event yang muncul pada signal. . Tetapi pernyataan concurrent signal assignment tidak dapat diletakkan dalam proses atau subprogram. Pernyataan concurrent signal assignment dieksekusi ketika terdapat event pada signal pada sisi sebelah kanan dari ekspresi gelombang dalam pernyataan assignment. Setiap concurrent signal assignment membuat driver untuk sinyal yang dikendalikannya.

…. yang terjadi ketika terdapat event pada signal yang digunakan pada ekspresi assert. Dapat digunakan untuk mendeskripsikan desain • • pada hirarki. Pernyataan concurrent signal assignment dalam pernyataan blok dapat memiliki keyword guard. Pernyataan concurrent assertion memiliki syntax yang sama dengan pernyataan sequential assertion. Perbedaaanya terletak pada waktu eksekusi concurrent assertion. Sehingga. Juga dipakai untuk me-nonfungsikan driver.Materi 5 DATAFLOW MODELING KEY POINTS : • Pernyataan block adalah pernyataan concurrent. LANJUTAN .. pernyataan ini dieksekusi melalui kontrol guard expression.

pernyataan apa yang dipengaruhi ini ? 4. RESET <= … end. Sinyal manakah yang memerlukan fungsi resolusi ? architecture … begin P1: process (…) begin ACK <= … RDY <= … … RDY <= … end process. . Tulislah pernyataan masukan konkuren (concurrent assertion statement) yang memastikan sinyal STATE tidak pernah mempunyai literal enumerasi TWO_ONE dan THREE_ONE ! 2. Dapatkah pernyataan blok memiliki pernyataan proses ? 6.Materi 5 DATAFLOW MODELING Self-Test Excercise : 1. Apakah sinyal implisit GUARD ? 3. P2: process (…) begin RESET <= … ACK <= … end process. Jika terdapat guard expression dalam pernyataan blok. Dapatkah variabel dan sinyal dideklarasikan dalam blok bagian deklaratif ? 5. Lihatlah Fragmen kode berikut.

Materi 5 DATAFLOW MODELING Self-Test Excercise : 7. Tulislah model dataflow untuk rangkaian multiplekser 4 X 1 seperti gambar 5.2.1 ! A 3ns B 3ns 5ns Z C 3ns D 3ns S0 S1 1ns 1ns Gambar 5. Apakah perbedaan kunci antara pernyataan concurrent signal assignment dan sequential signal assignment ? 8. Rangkaian multiplekser 4 X 1 9. Tulislah model aliran data untuk flip – flop tipe D latch seperti gambar 5.1.2 ! D Q CK Q Gambar 5.. Flip – flop tipe D latch …. LANJUTAN .

dari tipe MVL didrive berlipat dan fungsi resolusi PULL_UP digunakan untuk mengembalikan harga – harga driver sinyal. signal SEQUENCE: LOGIC_4: SEQUENCE <= '1' after 5 ns. Gambar gelombang yang dihasilkan oleh eksekusi dari sinyal concurrent berikut ! type LOGIC_4 is ('X'. 'Z' after 12 ns. 'Z'). 13. 0 2 5 10 15 16 17 22 23 27 30 ns RAW <= transport CLEAR after 3 ns SAW <= reject 4 ns inertial CLEAR after 5 ns …. Apakah yang dimaksud dengan pernyataan dibawah ini ? BUD <= ACK <= KIT 12. Dari gambar yang sudah ada.Materi 5 DATAFLOW MODELING Self-Test Excercise : 10. '1' after 22 ns: 15. '0' after 15 ns. Kapan pernyataan masukan konkuren berikut ini dieksekusi ? assert NOW > 100 ns report "Ooops!" severity NOTE. LANJUTAN . Jika sebuah sinyal RX. dan pernyataan penandaan sinyal konkuren. Kapankah pernyataan concurrent di atas dieksekusi ? 16. perlihatkan bagaimana fungsi resolusi dihubungkan dengan sinyal ! 14. '0'.. Berapa banyak parameter yang dimiliki fungsi resolusi ? 11. '1'. yaitu gelombang berikut pada sinyal CLEAR. gambarlah gelombang – gelombang pada sinyal RAW dan SAW.

Materi 5 DATAFLOW MODELING Self-Test Excercise : 17. … POP <= 11 after 4 ns. 3 after 7 ns. … signal POP: ADD_UP INTEGER := 0.Berikut ini pernyataan penandaan sinyal dua sinyal konkuren : POP <= 1 after 2 ns. 6 after 8 ns. 2 after 11 ns. … type INT_ARRAY is array (NATURAL range <>) of INTEGER … function ADD_UP (DRIVERS : INT_ARRAY) return INTEGER is variable SUM: INTEGER :=0. perlihatkan harga efektif pada sinyal POP.. 5 after 5 ns. … ---. Gunakanlah penandaan sinyal yang dipilih (selected signal assignment) untuk menjelaskan multiplekser 4 ke 1 ? 18. LANJUTAN . …. Dari fungsi resolusi berikut dan dua driver untuk POP. begin for K in DRIVERS RANGE loop SUM := SUM + DRIVERS (K). end loop return SUM. end ADD_UP. 1 after 12 ns.

Materi 6 STRUCTURAL MODELING OBYEK : • Penulisan model struktural. . • Mendiskusikan bagaimana sinyal digunakan untuk menghubungkan component yang berbeda. • Mendeskripsikan pernyataan dan deklarasi component.

Sinyal yang dihubungkan ke port output komponen menyatakan sumber tunggal bagi sinyal tersebut. Jika port komponen tidak digunakan. Sebelum contoh komponen dibuat harus dideklarasikan menggunakan deklarasi komponen. dimana menjadi nilai port yang terbuka selama simulasi. keyword open dapat dipergunakan. arrays atau element dari array dapat dipergunakan pada hubungan sinyal dengan port komponen. keterangan portportnya. Komponen-komponen saling berhubungan dengan menggunakan sinyal. mode dan type yang dipakai. Slices. nama. Deklarasi komponen meliputi deklarasi template dari komponen. . kemudian port harus diberi nilai eksplisit awal.Materi 6 STRUCTURAL MODELING KEY POINTS : • • • • • • • • Pernyataan component instantiation adalah pernyataan serempak (concurrent). port menjadi port input. Port komponen dapat dihubungkan dengan sinyal menggunakan posisi atau nama hubungan.

Dapatkah pernyataan component instantiation disertakan dalam pernyataan blok ? Tulislah model struktural untuk rangkaian multiplekser 4 X 1 seperti gambar 5. 7. .2 ! Dapatkah deklarasi komponen disertakan dalam deklarasi package ? Dapatkah kata kunci open digunakan hanya untuk port input ? Jenis port aktual manakah yang dapat menjadi ekspresi ? Jika sebuah sinyal dihubungkan ke port keluaran lebih dari satu kali.1 ! Tulislah model struktural untul flip – flop tipe D-latch seperti gambar 5. Error apakah yang terdapat pada kode fragmen VHDL berikut ? … component AND3 port (A. dimanakah fungsi resolusi harus dispesifikasikan ? 8. C: in_BIT. 4. 6. Z: out_BIT). LAM: BIT.Materi 6 STRUCTURAL MODELING Self-Test Excercise : 1. LAM). SAM. 2. end component. PAM. … TAT: AND3 port map (open. 3. signal SAM. 5. B. PAM.

Materi 7 GENERIC DAN CONFIGURATION OBYEK : Mendemonstrasikan pemakaian pasangan entity-architecture. Mendiskusikan generic dan penggunaannya untuk melewatkan informasi statis. . Menggabungkan komponen ke dalam entity atau configuration.

Configuration dapat menyatakan hubungan antara komponen dan pasangan entity-architecture. maka aturan default dipergunakan. Spesifikasi configuration tidak perlu menyebutkan semua ikatan. Pemisalan berbeda dari komponen yang sama atau pemisalan dari komponen yang berbeda dapat digabungkan dalam entity yang sama. Dapat juga digunakan untuk menyebutkan hirarki yang lengkap. Ini juga menyebutkan contoh ke pasangan entity-architecture. Ikatan antara port dan generic dapat ditunda. Jika pemisalan dari komponen berada dalam architecture body dan tidak ada ikatan diantaranya. pemisalan komponen. Pernyataan configuration adalah unit desain yang terpisah. atau dalam deklarasi generic pada deklarasi entity. Configuration dapat disebutkan dengan menggunakan spesifikasi atau deklarasi configuration. Fungsi konversi dapat digunakan jika tipe dari port komponen tidak sesuai dengan tipe port entity. • Nilai dari generic dapat diletakkan pada beberapa tempat. jadi dapat dikompilasi terpisah. • • • • • • • • • • . Spesifikasi configuration disebutkan dalam architecture body.Materi 7 GENERIC DAN CONFIGURATION KEY POINTS : • Generic dipergunakan untuk melewatkan informasi konstan ke entity. Dalam architecture body. dan digunakan untuk menyebutkan kumpulan komponen ke pasangan entity-architecture. Port dan nama generic harus mempunyai nama yang sesuai. Entity dengan nama sama seperti komponen mesti ditempatkan pada working library. entity atau configuration dapat juga digunakan langsung. Nilai generic dan hubungan port antara komponen dan entity dapat dinyatakan sebagai bagian dari ikatan informasi yang menggunakan peta generic dan peta portnya. block. atau generate statement. informasi dapat dinyatakan pada deklarasi configuration. dalam deklarasi generic dari deklarasi komponen. dalam spesifikasi konfigurasi. seperti dalam map generic pada statement component instantiation.

Materi 7 GENERIC DAN CONFIGURATION Self-Test Excercise : 1. Manakah dari hal–hal berikut dapat digunakan untuk menyebutkan ikatan dari hierarki lengkap : Sebuah spesifikasi konfigurasi atau. Dapatkah ikatan dari suatu pemisalan komponen hanya dispesifikasikan untuk pasangan entityarchitecture ? 9. Dapatkah nama–nama port berbeda dalam satu komponen dan satu entity yang terbatas ? 5. Dapatkah satu generic menjadi satu type ? 2. sebuah deklarasi konfigurasi 6. Tulislah sebuah deklarasi configuration untuk entity flip – flop tipe D-latch yang dijelaskan pada bahasan sebelumnya ! 8. Kapankah fungsi–fungsi konversi diperlukan ? . Tulislah satu contoh dari N masukan generic gerbang XOR ! 3. Dapatkah aturan–aturan ikatan standar menunjukkan port–port antara satu komponen dan satu entity oleh nama ataukah oleh posisi ? 10. Perlihatkan sebuah deklarasi komponen dari N masukan generic gerbang XOR dan perlihatkan bagaimana generic dapat dilewatkan dengan menggunakan peta generic pemisalan komponen ? 4. Tulislah spesifikasi konfigurasi untuk entiti rangkaian MUX 4 X 1 yang dijelaskan pada bahasan sebelumnya ! 7.

Materi 7 GENERIC DAN CONFIGURATION Self-Test Excercise : 11. Tulislah deklarasi konfigurasi dan lewatkan harga–harga delay dengan menggunakan generic ! 13. end component. Komponen ini dibatasi oleh 2 masukan gerbang AND yang menggunakan tipe STD_ULOGIC untuk port – portnya. P: out STD_ULOGIC). B: in MVL.1. Modelkan delay sebagai generic. end entity. Tulislah deskripsi struktural dari rangkaian XOR seperti gambar 2. Tulislah sebuah model untuk multiplekser 4X1 yang dijelaskan pada gambar 5. …. entity AND2 is port (L. M: in STD_ULOGIC.1 menggunakan tipe struktural. sebagaimana terlihat di bawah ini. Tulislah spesifikasi konfigurasi yang menspesifikasikan ikatan/batasan ! component AND_GATE port (A.. tetapi menggunakan pemisalan langsung dari entity (diasumsikan terdapat entity dalam library CMOS6) ! 12. Z: out MVL). LANJUTAN . Disini terdapat deklarasi komponen dari 2 masukan gerbang AND yang menggunakan tipe MVL untuk port–portnya.

Mendemonstrasikan penggunaan operator overloading subprogram.Materi 8 SUBPROGRAM DAN OVERLOADING OBYEK : Menjelaskan fungsi dan prosedur. .

Subprogram body berisi nama subprogram. Jika prosedur Call muncul dalam proses atau subprogram yang lain. Fungsi Call adalah jenis dari ekspresi/ungkapan. Ini menyebabkab subprogran keluar. Subprogram didefinisikan menggunakan subprogram body. • Fungsi mengembalikan satu nilai dan mengeksekusinya dalam waktu nol. Statement return hanya dapat dipergunakan dalam subprogram. • Prosedure boleh mengembalikan nilai nol dan mengeksekusinya dalam waktu nol. . Pada fungsi impure nilainya kemungkinan tidak akan sama. Lainnya adalah pernyataan concurrent. Fungsi dapat dinyatakan sebagai fungsi pure atau impure. suatu • • • • • • • • • prosedur dapat berisi wait statement yang menyebabkan penutupan proses tertunda. Meski demikian. Fungsi pure adalah fungsi yang kembali bernilai sama setiap kali dipanggil dengan nilai parameter yang sama. Variabel dalam subprogram diinisialisasi setiap kali subprogram dipanggil dan berhenti setelah kembali dari subprogram. Prosedur Call dapat berupa penyataan sekuensial atau concurrent. Variabel yang dinyatakan dalam subprogram berbeda sifatnya dengan yang ada dalam proses. Sifat dari subprogram dideskripsikan menggunakan statament sekuensial. mode dan tipe serta perhitungan yang dilakukan. Prosedur akan berpengaruh dengan cara modifikasi sinyal global dan variabel atau modifikasi parameter.Materi 8 SUBPROGRAM DAN OVERLOADING KEY POINTS : • Subprogram berupa fungsi atau prosedur. ini termasuk pernyataan sekuensial. parameter.

LANJUTAN . Satu subprogram overload dapat menyembunyikan subprogram lainnya jika tipe parameternya sama. Dua atau lebih subprogram disebut overloaded jika memiliki nama yang sama. Notasi operator standar atau standar fungsi call dapat digunakan untuk operator overload atau nonoverload. Signature menyebutkan tipe parameter dari subprogram atau enumeration literal. operator juga dapat mengalami overload dalam arti tidak sesuai dengan tipe yang telah ditentukan sebelumnya. Deklarasi subprogram berguna pada penulisan subprogram dalam package. Signature digunakan untuk identifikasi khusus subprogram atau enumeration literal yang overload. Suatu nilai dapat dilewatkan ke subprogram dengan menggunakan posisi atau nama hubungan.. Subprogram call dapat menjadi dua jika dua subprogram yang ada memiliki tipe parameter yang sama.Materi 8 SUBPROGRAM DAN OVERLOADING KEY POINTS : • Prosedur Call concurrent dijalankan setiap kali terdapat event pada signal sehubungan dengan parameter • • • • • • • • • formalnya dengan mode in atau inout. Hal ini menyatakan nama subprogram dan parameter dengan mode dan tipenya. Deklarasi subprogram menyatakan interface ke subprogram. …. Seperti halnya pada subprogram.

Dapatkah suatu fungsi tidak mempunyai parameter input ? 2.Materi 8 SUBPROGRAM DAN OVERLOADING Self-Test Excercise : 1. Literal enumerasi memiliki deklarasi fungsi yang ekivalen untuk keperluan penentuan tipe parameter dan hasil. Bagaimana perbedaan fungsi call dengan prosedur call ? 7. berikan aproksimasi untuk membuat subprogram call unambiguous ! 10. jika terdapat error pada subprogram call misalkan “subprogram not declared. bagaimana cara mendeteksi operator overload yang sedang dipanggil ? 12. Asumsikan bit terkanan adalah LSB. Berikan deklarasi fungsi ekivalen untuk karakter A pada tipe predifined CHARACTER. Dimanakah signature digunakan ? 14. Tuliskan fungsi konversi nilai dari tipe BIT_VECTOR ke integer. Berikan dua subprogram overload. Bagaimana variabel dideklarasikan dalam subprogram berbeda dengan dalam proses ? 6. Pentingkah selalu dinyatakan suatu subprogram ? 8. 13. Dapatkah prosedur memiliki peryataan return ? 5. Kapankah dua subprogram dikatakan overload ? 9. Saat operator overload digunakan. Dapatkah prosedur Call concurrent memiliki pernyataan wait ? 4.” apakah yang menjadi penyebabnya ? 11. Jika dua subprogram overload dan memiliki tipe parameter dan tipe hasil yang sama. Termasuk fungsi pure atau impure jika tidak terdapat keyword eksplisit yang disebutkan pada spesifikasi fungsi ? 3. . asumsikan representasi besaran tidak ditentukan.

Tuliskan deklarasi fungsinya. 14 dengan menuliskan fungsi lain yang mengubah nilai tipe STD_LOGIC_ VECTOR ke nilai integer. positive-edge triggered. Asumsikan bahwa input sinyal adalah tipe UNSIGNED dan operator overload “+” (yang mengerjakan operand UNSIGNED dan INTEGER) tersedia. Tuliskan prosedur yang dapat menggambarkan perilaku dari asynchronous preset clear. 16. 21. Contoh. 17. Tuliskan fungsi yang menampilkan dekoding BCD ke 7-segment. type SIGNED is array (NATURAL range <>) of bit. Tuliskan fungsi yang menampilkan reduksi AND dari bit dalam suatu vector. fungsi return “COY(0) and COY(1) and COY(2)”. 18. Tuliskan prosedur yang menampilkan geser kanan aritmatika dari parameter sinyal.Materi 8 SUBPROGRAM DAN OVERLOADING Self-Test Excercise : 15. Tuliskan fungsi overload untuk operator “or” yang mengerjakan argumen dari tipe SIGNED. Overload-kan fungsi soal no. Jumlah bit yang digeser juga disebutkan. …. jika COY adalah vector 3-bit. Jangan gunakan operator geser. counter. 19. Dapatkah prosedur call sekuensial selalu digunakan sebagai prosedur call concurrent ? 20.. Juga tuliskan deklarasi fungsinya. Asumsikan bahwa bit paling kiri adalah bit sign. Type SIGNED dideklarasikan sebagai berikut. LANJUTAN .

Materi 9 PACKAGE DAN LIBRARY OBYEK : Menjelaskan konsep desain library. . Menghubungkan item dalam suatu package dari unit desain lain dengan menggunakan konteks klausa.

Materi 9 PACKAGE DAN LIBRARY KEY POINTS : • Package menyediakan tempat untuk menyimpan pernyataan yang sering digunakan. Package body dibutuhkan jika pernyataan package berisi pernyataan subprogram atau pernyataan constant tertunda. package body yang saling berhubungan berisi subprogram body dan pernyataan constant yang lengkap. dan component. hal ini tidak dapat digunakan oleh unit desain lainnya. Compiler VHDL mengkompilasi file desain dan menyimpan deskripsi unit desainnya dalam library desain yang telah dirancang sebagai working library. Meski demikian. seperti pernyataan constant. Library desain merupakan implementasi terpisah lokasi penyimpanan dimana unit desain terkompilasi dapat disimpan. . • Pernyataan package dapat berisi bermacam-macam pernyataan. Dalam kasus tertentu. Setiap library desain memiliki nama logika. berisi satu atau lebih unit desain. Package body dapat berisi pernyataan selain pernyataan subprogram dan constant. • Package digambarkan oleh pernyataan package dan pilihan package body. Kumpulan nama logika pada lokasi penyimpanan adalah host-specific. File desain merupakan unit dasar yang dikompilasi menggunakan compiler VHDL. type dan • • • • • • • • subtype. File desain berupa file teks yang berisi source VHDL. Item dinyatakan dalam pernyataan package dan dapat digunakan pada unit desain lainnya dengan menggunakan klausa.

Library dan pemakaian klausa saling berhubungan dengan unit desain dan bukan merupakan dasar file desain.Materi 9 PACKAGE DAN LIBRARY KEY POINTS : • Host environment harus menyediakan semua nomor library desain. • • • • salah satu dari library desain harus dirancang sebagai working library. LANJUTAN . …. dengan nama logika WORK. Package STD_LOGIC_1164 berisi sembilan nilai tipe logika dan operator fungsi overloadnya. sebagai contoh bahwa pernyataan entity harus dikompilasi lebih dulu sebelum architecture body dapat dikompilasi.. Unit desain harus dikompilasi untuk referensi. Package ini merupakan standar IEEE (IEEE Std 1164-1993) yang terletak dalam library desain dengan nama logika IEEE. Sebelum kompilasi dilakukan. Klausa terpakai dapat digunakan untuk memilih item dalam package.

all. Implementasi dari desain library dan menejemennya tidak didefinisikan oleh bahasa pemrograman.TEXTIO. Bagaimana kelompok dari logical name dari design library dan physical storage locations didefinisikan ? 7. Dapatkah package declaration mempunyai lebih dari satu package body yang tergabung didalamnya ? 5. Dapatkah package declaration berisi subprogram body ? 2.Materi 9 PACKAGE DAN LIBRARY Self-Test Excercise : 1. Benar atau salah ? 6. Benar atau salah? 9. yang pertama kali dispesifikasikan dalam design file. Library dan penggunaan klausa.” dengan lengkap diberikan kepada semua unit desain ? . diaplikasikan untuk semua subsequent unit desain dalam file desain. Dapatkan sebuah entity declaration dan yang tergabung dalam architecture body memiliki nama yang sama ? 8. Apakah penggunaan klausa “use STD. Dapatkah item yang dideklarasikan dalam package body dibuat visible untuk desain unit yang lain ? 4. Dapatkah package body berisi declaration selain subprogram declaration dan constant declaration ? 3.

Tulis package yang berisi deklarasi atribut timing. yang dideskripsikan dalam lesson sebelumnya. …. Tulis “or” operator fungsi logika overloaded yang menjalankan type ini. Tulis sebuah package UTI:LS yang berisi dua fungsi. Package telah dikompilasi ke dalam sebuah design library yang dinamakan ECL. 15. Fungsi SMALLEST mengembalikan nilai yang lebih kecil dari dua bilangan integer. Tulis sebuah package yang mendeklarasikan 50 value logic type. Konteks klausa apakah yang harus digunakan untuk mendeskripsikan netlist jika package. Juga termasuk deklarasi komponen untuk 3-bit up-down counter.. Konteks klausa apa yang seharusnya digunakan unutk mengimport up-down counter component declaration yang diberikan dalam package yang dideskripsikan dalam pertanyaan sebelum ini ? Asumsikan behwa package telah dikompilasi ke design library dengan nama UTILITIES. TO_INTEGER. yang diberikan berisi semua component declaration. LARGEST dan SMALLEST. Fungsi LARGEST mengembalikan nilai yang lebih besar dari dua bilangan integer. COMP_DECL. 13. LANJUTAN . Tulis sebuah package yang berisi daya overloaded function.Materi 9 PACKAGE DAN LIBRARY Self-Test Excercise : 10. 11. 14. 12.

dan atribut user-defined.Materi 10 KEISTIMEWAAN LEBIH LANJUT OBYEK : Mendiskusikan beberapa keistimewaan lebih lanjut dari VHDL. generate. . Menggunakan keistimewaan seperti pernyataan entity.

Pada register guarded signal. nilai efektifnya adalah nilai sebelumnya. Ekspresi dengan kualifikasi adalah salah satu tipe ekspresi yang secara eksplisit disebutkan. • Hanya pernyataan pasif yang diijinkan sebagai pernyataan entity. Alias dapat dinyatakan untuk objek atau item yang bukan objek seperti type. . Tidak satu konversi tipe yang menyatakan secara langsung. • Pernyataan generate dapat mempunyai bagian deklaratif yang berisi pernyataan lokal ke pernyataan • • • • • • • • • generate. Hal ini berguna dalam konteks dimana tipe ekspresi dibutuhkan secara eksplisit. Pada signal bus jika semua driver ke sinyal terputus nilai efektifnya dihitung dengan menggunakan fungsi pemecahan tanpa driver.Materi 10 KEISTIMEWAAN LEBIH LANJUT KEY POINTS : • Deklarasi entity dapat berisi deklarasi dan pernyataan khusus. Konversi ini hanya diperbolehkan pada tipe-tipe yang relatif berdekatan. Alias menyatakan nama lain untuk semua atau bagian dari suatu item. jika semua driver terputus. sinyal ini disebut guarded signal. driver ke sinyal akan terputus. Guarded signal harus berupa resolved signal. Konversi tipe mengijinkan pengubahan nilai dari satu tipe ke tipe lainnya. • Pernyataan generate untuk tiruan waktu elaborasi atau pernyataan concurrent terseleksi kondisi. Jika guarded signal ditetapkan sebagai nilai dibawah kontrol suatu guard dan mengalami kesalahan. Jika signal dinyatakan sebagai suatu bus atau register dalam deklarasi signal.

Item tertentu dengan sifat tertentu dapat dikelompokkan dalam suatu group.. sebagai kumpulan sinyal atau variabel. • Atribut user-defined digunakan untuk memasukkan informasi constant ke item. atribut dapat dinyatakan sendiri. • Sebagai tambahan untuk atribut predefined.Materi 10 KEISTIMEWAAN LEBIH LANJUT KEY POINTS : • Waktu putus dari sinyal disebutkan dengan menggunakan spesifikasi pemutusan. Target dari sinyal atau variabel tetap dapat berupa target aggregate. …. LANJUTAN . Template groupnya dinyatakan dengan menggunakan pernyataan group template dan item yang membentuk group disebutkan dengan menggunakan deklarasi group. Pernyataan blok dapat dengan sendirinya memiliki map port dan generic yang akan berkomunikasi dengan sinyal di luar pernyataan block. Nilainya sesuai dengan • • • spesifikasi atributnya. Pernyataan block dapat digunakan untuk pemodelan hirarki. • Atribut user-defined dinyatakan dengan menggunakan deklarasi attribute.

Z’). Type MVL is (‘X’. Benar atau salah ? Bagaimana memutuskan (disconnect) watku yang dispesifikasikan? Dengan jalan ekspilist apakah untuk memutuskan driver ? Dapatkah sebuah atribut user-defined yang ditentukan sebuah value menggunakan assignment statement ? Bagaimana sebuah group dideklarasikan ? Tuliskan sebuah concurrent assertion statement dalam sebuah entity declaration dari D-type flipflop dimana akan memberikan warning massage jika pulsa clock kurang dari 1 ns. Benar atau salah? Dapatkan ganerate statement ditulis bersamaan dengan generate statement yang lain ? Loop parameter untuk skema for-generate dideklarasikan dengan lengkap. 10. Type SIGNED_MVL is array (NATURAL range <>) og MVL. Sebuah alias dapat dispesifikasikan untuk type. Statement apakah yang diperbolehkan sebagai enetity statement ? Generate statement merupakan concurrent statement. Benar atau salah ? Apakah type-type berikut mempunyai hubungan yang dekat (sehingga implicit conversion dapat terjadi) ? Type SIGNED_BIT is array (NATURAL range<>) of BIT. 5.Materi 10 KEISTIMEWAAN LEBIH LANJUT Self-Test Excercise : 1. 3. 11. 2.’1’. 4. 12. . Guarded signal dapat ditentukan sebuah value yang tidak di bawah kendali guard expression.’0’. 7. Deklarasi apakah yang terdapat dalam contoh berikut ? G1 : for K in 0 to 12 generate … end generate. 9. 6. 8.

MONSOON. Type WEATHER is (WINTER. Diberikan.SPRING. Apakah : WHEATHER‟LEFT WHEATHER‟RIGHT WHEATHER‟LOW WHEATHER‟ASCENDING CUE‟LENGTH CUE‟ASCENDING CUE‟SIMPLE_NAME WHEATHER‟SUCC(SUMMER) WHEATHER‟PRED(WINTER) WHEATHER‟LEFTOF(SPRING) WHEATHER‟RIGHTOF(MONSOON) CUE‟LEFT CUE‟RIGHT CUE‟LOW CUE‟HIGH CUE‟RANGE CUE‟REVERSE_RANGE …..FALL).SUMMER. LANJUTAN .Materi 10 KEISTIMEWAAN LEBIH LANJUT Self-Test Excercise : 13. Variable CUE: STD_LOGIC_VECTIOR(4 to 10).

16. „0‟ after 14ns. Jelaskan mekanisme menggunakan alias yang dapat kita gunakan untuk mewakili MVL menggunakan STD_LOGIC. Apakah perbedaan antara UNSIGNED(AX) dan UNSIGNED‟(AX) ? …. Apakah yang dilakukan signal berikut ? PREZ‟DELAYED (3 ns) PREZ‟STABLE PREZ‟QUIET Kapankah PREZ‟EVENT true ? Bagaimana PREZ‟LAST_EVENT pada 17ns ? Bagaimana PREZ‟LAST VALUE pada 10ns ? 15. „1‟ after 22ns. Diberikan. ‟1‟ after 18 ns. Type UNSIGNED is array (NATURAL range <>) og BIT Variable AX: BIT_VECTOR(0 to 3)..Materi 10 KEISTIMEWAAN LEBIH LANJUT Self-Test Excercise : 14.‟1‟ after 5ns. Berikutnya. Diberikan signal waveform berikut. LANJUTAN . Kita telah menggunakan type MVL dalam suatu model. „1‟ after 11ns. PREZ <= „0‟. kita ingin merubah semua type ke type STD_LOGIC.

generate.Materi 11 SIMULASI MODEL OBYEK : Mendiskusikan beberapa keistimewaan lebih lanjut dari VHDL. dan atribute user-defined. . Menggunakan keistimewaan seperti pernyataan entity.

digunakan IEEE standard STD_LOGIC_1164 package yang mendefinisikan 9-value logic type. Dari component library vendor diharapkan untuk mendapat entity dan architecutre declaration untuk semua component dan package yang berisi component declaration. Sebagai tambahan.Materi 11 SIMULASI MODEL KEY POINTS : • • • • • • Sebelum memulai pemodelan. Jika type dari predefined type penting. Test bench dapat ditulis dengan menggunakan VHDL. stimulus generation dan mekanisme monitoring yang tersedia pada bahasa pemrograman itu sendiri. Waveform dibangkitkan dengan menggunakan signal assignment statement. kemudian kita perlu untuk mendifinsikan type dan operator fungsi overloaded dalam package. yaitu. . Sebagai gantinya. kita perlu mengetahui type yang digunakan dalam pemodelan port component. Vector yang diaplikasikan untuk test bench dapat secara optional dibaca dari file teks dan dibandingkan dengan present value yang diharapkan pada file teks. kita perlu mendefinisian logic value dari rangkain yang kita miliki.

yang dispesifikasikan dalam file teks “ckt. Tuliskan kode VHDL untuk membangkitkan gelombang berikut. 4.Materi 11 SIMULASI MODEL Self-Test Excercise : 1.force”: FORCE1 0 ns FORCE0 5 ns FORCE1 12 ns FORCE0 27 ns FORCE1 32 ns . Tuliskan dalam VHDL code untuk membangkitkan gelombang berikut '1' 'U' '0' 0 3 one cycle 6 10 13 16 20 ns 3. 2. Buatlah clock dengan periode on dan off 3ns dan 10ns . dalam signal RGB. Tuliskan kerangka kode yang menunjukkan cara membaca nilai dari type STD LOGIC VECTOR dari sebuah file teks.

Nilai set untuk input disediakan dalam test bench itu sendiri sebagai array of records. 8.expext”: EXPECT1 0 ns EXPECT0 5 ns EXPECT0 15 ns EXPECT1 27 ns EXPECT0 32 ns 6. Tuliskan sebuah test bench untuk comparator ALU. Tuliskan sebuah test bench untuk rangkaian adder. dalam signal CORE. 7. Nilai input disediakan dalam file teks dan berbentuk : 101 110 00 FALSE 000 110 01 TRUE 011 110 11 FALSE 000 111 10 FALSE 111 000 11 TRUE Dua yang pertama merupakan nilai operand. Juga cetak beberapa nilai yang mismatch untuk output. Tuliskan kode VHDL untuk membandingkan respon yang diinginkan. Tuliskan sebuah test bench untuk problem 1101 sequence detector yang diberikan pada Lesson 3. Sediakan input sequence dan nilai yang diharapkan (expected value) sebagai array dalam test bench. LANJUTAN . yang diberikan dalam file teks “ckt. nilai ketiga merupakan opcode dan nilai keempat merupakan hasil yang diharapkan. ….Materi 11 SIMULASI MODEL Self-Test Excercise : 5..

Materi 12 CONTOH HARDWARE MODELING OBYEK : Menerapkan keistimewaan bahasa pemrograman untuk memodelkan hardware yang sesungguhnya. .

Memory dapat dimodelkan sebagai variable 2-dimensi. ketika diberikan control clock. Kita dapat mencampur tiga style model utama dalam beberapa cara untuk membuat model yang kita desain.Materi 12 CONTOH HARDWARE MODELING KEY POINTS : • • • • • • • • • Interface dari sebuah desain dimodelkan menggunakan entity declaration. State machine dapat dimodelkan dengan menggunakan case statement dalam process statement. Signal mendapatkan nilai setelah delay. . tidak langsung. Gunakan variable sebagai temporari ketika dibutuhkan. Signal dapat juga digunakan untuk memodelkan flip-flop. Sebuah architecture body mendeskripsikan desain internal. Hati-hati ketika membaca dan menentukan nilai pada signal dalam proses. Gunakan transport delay untuk memodelkan pure wire delay. Generate statement sangat berguna dalam pemodelan repetitive logic. Wire dapat dimodelkan menggunakan signal. sebagai contoh.

. paralelin. Tuliskan sebuah model VHDL untuk 4-bit shift register dengan serial-in. 3. Setiap kembalian harus dikembalikan. 2. Hanya nikel dan dimes yang diterima. Tuliskan model VHDL untuk drink machine yang dapat mengeluarkan jus mangga dengan harga 15 sent. Tuliskan sebuah model VHDL untuk dekoder logika BCD to 7-segment menggunakan pernyataan signal assignment terpilih. Tuliskan model behavior untuk flip-flop dengan synchronous preset dan clear. 4.Materi 12 CONTOH HARDWARE MODELING Self-Test Excercise : 1. Deskripsikan D-flip-flop menggunakan konstruksi behavioral. Deskripsikan 8-bit register dengan menggunakan D-flip-flop. clock dan parallel-out. 5.

Sign up to vote on this title
UsefulNot useful