VHDL

RANC. SISTEM ELEKTRONIKA
Oleh : ir.S O E T I K N O DOSEN -JTE ELEKTRONIKA

PENGANTAR
Tentang VHDL
VHDL adalah bahasa untuk mendeskripsikan hardware elektronika digital; singkatan dari VHSIC Hardware Description Language. VHDL merupakan standar IEEE/ANSI dan Departemen Pertahanan US. Pertama kali dipublikasikan oleh IEEE pada tahun 1987, dengan label IEEE Std 1076-1987. Bahasa ini telah mengalami modifikasi dan revisi, dengan versi terbaru berlabel IEEE Std 1076-1993.

Referensi
• A VHDL Primer: Revised Edition, “J. Bhasker, Prentice Hall Inc. (ISBN 0-13181447-8). • IEEE Standard VHDL Language Reference Manual, Std 1076-1993, IEEE, NY, 1993 • IEEE Standard Multivalue Logic System for VHDL Model Interoperability (Std_Logic_1164), Std 1164-1993, IEEE, 1993. • Bhasker, J., A Guide to VHDL Syntax, Englewood Cliffs, NJ: Prentice-Hall, 1995, ISBN 0-13-324351-6.

MATERI
            

Pengantar Materi 1 Materi 2 Materi 3 Materi 4 Materi 5 Materi 6 Materi 7 Materi 8 Materi 9 Materi 10 Materi 11 Materi 12

Pendahuluan Tutorial Elemen Dasar Bahasa Behavioral Modelin Dataflow Modeling Structural Modeling Generics dan Configurations Subprogram dan Overloading Packages dan Library Keistimewaan Lebih Lanjut Simulasi Model Contoh Hardware Modeling

Materi 1 PENDAHULUAN OBYEK : Menjelaskan tentang sejarah VHDL. Menjelaskan tentang kemampuan utama dari VHDL. Menyimpulkan konsep desain entity (entity design). .

• Desain digital digambarkan dalam VHDL dengan menggunakan external view dengan satu atau beberapa internal view. . • Beberapa kemampuan VHDL antara lain : . • VHDL pertama kali dikembangkan untuk Departemen Pertahanan US. . • Desain digital dapat juga digambarkan dalam VHDL dengan menggunakan beberapa external view yang berbeda. .Materi 2 PENDAHULUAN KEY POINTS : • VHDL singkatan dari VHSIC Hardware Description Language.tipe data baru dapat disebutkan. • External view menyatakan interface dari rancangan. yang secara bersama-sama merupakan representasi tertentu dari device. disebut dengan entity design. . Standar ini disebut IEEE Std 1164-1993. dari skala tingkat algoritma hingga tingkat gate. • VHDL dapat digunakan untuk menggambarkan desain elektronika digital pada beberapa tingkat abstraksi. • Distandarisasi pertama kali oleh IEEE pada tahun 1987.dapat digunakan sebagai exchange medium.mendukung metodologi top-down dan bottom-up. disebut STD_LOGIC_1164. • Internal view menyatakan fungsi atau struktur dari rancangan. distandarisasi oleh IEEE untuk membantu di dalam interoperability model VHDL. Suatu rancangan mungkin memiliki satu atau lebih internal view. • Sembilan nilai logika paket. . dengan nama IEEE Std 1076-1993. dengan nama IEEE Std 1076-1987. • Tiap external view dan salah satu darinya berkaitan dengan internal view. • Distandarisasi ulang pada tahun 1993.mendukung hirarki.test bench dapat dituliskan menggunakan bahasa ini.

Dapatkah timing digambarkan dalam VHDL ? 5. Hal apakah yang menjadi latar belakang pengembangan VHDL ? 3. Dapatkah driver dan monitor dituliskan menggunakan VHDL ? 6. Apakah kelebihan VHDL yang dapat digunakan untuk menggambarkan parameter desain ? 4. Pada tahun berapa VHDL pertama kali distandarisasi oleh IEEE ? 2. Apakah tiga jenis style deskripsi dasar yang didukung oleh VHDL ? 8.Materi 1 PENDAHULUAN Self-Test Excercise : 1. Hal apakah yang menjadi latar belakang pengembangan IEEE Std 1164-1993 ? 7. Dapatkah suatu desain memiliki lebih dari satu internal view ? .

dataflow dan structure). .Materi 2 TUTORIAL OBYEK : Mendiskusikan sifat/ciri pemodelan utama VHDL (style sequential behavior. Mendemonstrasikan proses kompilasi dan simulasi dari VHDL.

• Configuration declaration menyatakan hirarki dari rancangan. kumpulan pernyataan sekuensial digambarkan dalam process declaration. yang dieksekusi secara sekuensial dalam zero time. . • Pada model structure. terdiri dari satu entity declaration dan satu architecture body. tipe port dan mode port juga disebutkan. • Entity declaration menyatakan interface dari entity. • Ekspresi pada sisi sebelah kanan dari concurrent signal assignment dikomputasi setiap ada event pada signal yang digunakan. • Pada model behavioral. • Entity pada kondisi minimal. • Untuk setiap port yang dinyatakan dalam entity declaration. architecture body berisi satu set komponen yang saling berhubungan. dan package body. configuration declaration. jika tidak terdapat delay. structure atau mixed.Materi 2 KEY POINTS : TUTORIAL • Entity saat digunakan dalam entity lainnya menjadi komponen bagi entity tersebut. Nilai komputasi selanjutnya dihubungkan ke target (sisi sebelah kiri) setelah delay tertentu. • Port adalah tempat dimana sinyal dapat berhubungan dengan lingkungan luar. • Unit-unit desain untuk menggambarkan entity: entity declaration. • Pernyataan concurrent signal assignment digunakan untuk menggambarkan fungsi dari entity dengan menggunakan dataflow style. • Architecture body menggambarkan internal view dari entity dengan menggunakan style sequential behavior. • Komponen dinyatakan menggunakan component declaration dan dihubungkan menggunakan signal. package declaration. dataflow. delta delay diasumsikan. • Package declaration dan package body berisi kumpulan deklarasi sejenis yang dapat dibagi dengan unit-unit desain yang berbeda. architecture body.

pernyataan process merupakan loop tak terbatas selama inisialisasi. LANJUTAN . • Configuration declaration digunakan untuk menyebutkan hirarki dari entity. • Value dapat diberikan secara langsung ke variable.Materi 2 TUTORIAL KEY POINTS : • Pernyataan process dieksekusi pertama kali saat fase inisialisasi dari simulasi.. • Variable dapat dinyatakan dalam proses dan subprogram. • Ketiga model dari style dapat digabungkan dalam model tunggal. Jika keduanya tidak ada. Kemudian ditunda jika terdapat sensitivity list atau pernyataan wait. • VHDL analyzer mengkompilasi file desain (berisi satu atau lebih unit desain) dan menyimpan setiap unit desain hasil kompilasinya dalam library yang dinyatakan sebagai working library. Signal tidak dapat dinyatakan dalam proses atau subprogram. • Package body selalu dihubungkan dengan package declaration. proses akan meresume eksekusi setelah kondisi tunda dipenuhi atau interval time-out dilewati. Hal ini menyatakan architecture body yang dipilih serta kumpulan komponen di dalamnya ke entity yang terletak pada library desain. …. sementara jika akan diberikan ke suatu signal harus setelah delay tertentu. • Jika pernyataan process mempunyai pernyataan wait. Sangat penting jika package declaration yang berhubungan berisi constant declaration yang ditangguhkan atau subprogram. • Package declaration digunakan untuk menyimpan kumpulan deklarasi yang sering dipakai. • Pernyataan process dieksekusi ulang jika terdapat event dalam signal manapun pada sensitivity list.

…. Tipe-tipe dasarnya adalah STD_ULOGIC. STD ULOGIC VECTOR dan STD LOGIC VECTOR. jadi bukan menjadi bagian dari bahasa. LANJUTAN . • STD_LOGIC_1164 terletak pada library desain dengan nama IEEE.Materi 2 TUTORIAL KEY POINTS : • Library desain merupakan implementasi khusus tempat penyimpanan dalam host environment dimana deskripsi yang telah dikompilasi dapat disimpan. STD_LOGIC. • Satu atau lebih library desain yang ada harus memiliki nama logika. • Selama fase inisialisasi setiap proses dieksekusi satu kali dan semua sinyal diberi harga awal. simulation. initialization.. • Package yang ada: STANDARD dan TEXTIO. • Tiga step simulasi: elaboration. Keduanya terletak pada library desain STD. dimana pemetaannya pada lokasi fisik tertentu dinyatakan secara eksternal dalam host environment. pasangan entity-architecture top-level atau nama konfigurasi disebutkan. • Simulasi selanjutnya didasarkan pada waktu dari event selanjutnya. • Untuk simulasinya.

Apakah working library itu ? 10. . tulislah model VHDL untuk logika exclusive-or. Apakah shared variable itu ? 6. Dengan menggunakan deskripsi style dataflow. Pada fase manakah proses dieksekusi satu kali dari suatu simulasi ? 11. Dapatkah deklarasi component ditempatkan pada package declaration ? 9. Sebutkan lima macam unit desain. Dua hal apakah yang dapat menyebabkan tertundanya suatu proses ? 8.Materi 2 TUTORIAL Self-Test Excercise : 1. 2. Pernyataan concurrent primer manakah yang digunakan untuk menggambarkan style structural dari suatu desain ? 4. Bagaimanakah port komponen dan sinyal dihubungkan ? 7. Unit desain yang mana yang digunakan untuk menggambarkan fungsi internal atau struktur dari desain ? 3. Dapatkah suatu variabel dinyatakan di luar proses ? 5. Delay diberikan sebagai berikut.

architecture TEST of EX_OR is signal B_ABAR: BIT. Entity EX_OR is port (A: in BIT. end. „1‟. „0‟. 13.. B_ABAR <= ABAR and B. dengan nilai „X‟. ABAR: out BIT). begin ABAR <= not A. Di dalam package juga dituliskan fungsi konversi nilai MVL ke nilai BIT. Mengapa terdapat error pada akhir pernyataan concurrent signal assignment ? …. LANJUTAN . MVL.Materi 2 TUTORIAL Self-Test Excercise : 12. Tuliskan package yang menyatakan 4 nilai tipe enumerasi. Perhatikan kode berikut ini. end. „Z‟.

operation dan identifiers.Materi 3 ELEMEN DASAR BAHASA OBYEK : Menerangkan dasar dari bahasa VHDL Menjelaskan: type. .

write-only atau append-only. Untuk file. adding. • Keyword merupakan reserved word dan tidak dapat digunakan sebagai identifier. object declaration menyatakan jenis file. shift. • Type adalah kumpulan nilai dimana operasi tertentu diijinkan. dan incomplete. array. relational. integer. variable dan file.Materi 3 ELEMEN DASAR BAHASA KEY POINTS : • Dua jenis identifier: basic identifier dan extended identifier. • Extended identifier ditulis diantara backslash serta merupakan case sensitive. readonly. floating point. • Comment dapat dimulai dimana saja pada suatu baris. • Subtype adalah type dengan suatu constraint. access. signal. diawali dengan dua garis putus-putus serta berakhir pada akhir baris. . • Literal adalah suatu nilai dari type. • Jenis-jenis type: enumeration. • Klasifikasi data object: constant. • Object declaration menyatakan klasifikasi data object. multiplying dan miscellaneous operator. tipe serta harga awalnya jika ada. record. • Predefined operator yang ada: logical. file. physical.

dan inisialisasi setiap elemen dalam array dengan „0‟. CNT. 12. Nyatakanlah type enumeration CHAR2INT dengan range karakter dari „0‟ sampai dengan „9‟. 11. COT dari type STD LOGIC_VECTOR dengan ukuran 5 bit.Materi 3 ELEMEN DASAR BAHASA Self-Test Excercise : 1. 7. Nyatakanlah variable IS_FOUND dari type BOOLEAN dengan nilai awal FALSE. 8.0034 Amp dalam type CURRENT yang didefinisikan pada hal 39 dari bacaan ? Apakah operasi yang diijinkan pada type juga sama halnya dengan pada semua subtype-nya ? Apakah unconstrained array type itu ? Apakah “0010” suatu literal dari type BIT_VECTOR atau STRING ? Manakah dari berikut ini yang merupakan basic identifier. 4. extended identifier. 2. 10. ARG. .8 ns. 13. 3. Type manakah yang merupakan composite type ? Apakah extended identifier \wait\ berbeda dengan keyword wait ? Apakah based literal 2#101_110# suatu integer literal ? Nomor berapakah posisi dari integer literal 30 dalam predifined type INTEGER ? Nomor berapakah posisi dari literal 0. keyword dan illegal identifier: _wait CL_CK \-----------\ ABCDeF _TEMP \?______\ \block\ 1 hot CONST_ _01 A+1 ACK report end WHY NOT ME Nyatakanlah constant STROBE dari type TIME dengan nilai 1. 5. 6. 9. Nyatakanlah 3 signals.

Nyatakanlah signal untuk type ini. Nyatakanlah array tiga dimensi. Nyatakanlah record yang dapat menahan informasi tentang nama personal. LANJUTAN . 24. Jenis literal apakah berikut ini: 23. kecuali bit 14 dan bit 6 yang harus diset ke „0‟. Tentukanlah tipe integer dengan nilai antara -15 hingga +15. Kemudian sebutkan dimensinya dalam pernyataan untuk variable. B”0011” ? 16. 21. 8 x 16 x 1024. dan Volt. Nyatakanlah type physical VOLTAGE dengan range 0 hingga 10_000. apakah nilai awal dari signal ketika simulasi dimulai ? 17. Nyatakanlah variable untuk type ini. Dapatkah array multi-dimensi menjadi constrained parsial ? 22. 23.Materi 3 ELEMEN DASAR BAHASA Self-Test Excercise : 14. Sub-unitnya mV. “001-02-0123”. 8#34_72#. Apakah type kembali untuk semua operator predefined relational ? …. 15. Tentukan nilai (“JBOND”. Berapakah nilai awal untuk setiap elemen dalam array ? 20. nomor jaminan sosial dan umur. Nyatakanlah signal untuk type ini. Apakah operator + dan . Apakah perbedaan antara type unconstrained array dan constrained array ? Pada kondisi bagaimanakah lebih diinginkan menggunakan type unconstrained array dibandingkan type constrained array ? 19. Nyatakanlah constant dari type BIT_VECTOR dengan range indeks dari 0 sampai 24.. Apakah perbedaan antara array dengan record ? 18. Nyatakanlah array tiga dimensi di atas sebagai unconstrained array. 23) ke signal. tiap elemen merupakan type BOOLEAN.telah ditentukan pada type BIT_VECTOR ? 25. Nyatakanlah variable dari tipe ini dan inisialisasi dengan nilai 0. “1101”. Setting semua elemennya ke „1‟. Jika tidak disebutkan nilai awal pada signal declaration.

Materi 3

ELEMEN DASAR BAHASA
Self-Test Excercise :
26. Sebutkan empat macam type predefined dan satu macam subtype predefined. 27. Nyatakanlahtype record COMPLEX dengan dua elemen, REAL_FLD dan IMAG_FLD. Nyatakanlah signal untuk type ini dan inisialisasi dengan nilai (2,4). Bagaimanakah elemen dari signal record diakses ? 28. Type declaration yang diberikan : type MLV is („X‟, „0‟, „1‟, „Z‟); Nyatakanlah subtype dengan nilai hanya „X‟, „0‟, „1‟.

….. LANJUTAN

Materi 4

BEHAVIORAL MODELING
OBYEK : Ž Mendiskusikan model behavioral style yang mendukung VHDL. Ž Mendemonstrasikan pengertian hal yang membuat process
statement dieksekusi dan bagaimana sequential statement di dalamnya dieksekusi. Menjelaskan variasi sequential statement yang dapat ditulis di dalam process statement termasuk - if statement - case statement - loop statement - assertion statement - wait statement, dsb.

Ž

Materi 4

BEHAVIORAL MODELING
KEY POINTS :
• • • • • • • • • • • • • • • • • • Process statement memodelkan behavioral sekuensial. Process statement adalah pernyataan concurrent yang ada di dalam architecture body. Pernyataan sekuensial berada dalam process statement . Contoh dari pernyataan sekuensial: if statement, case statement, dan variable assigment statement. Process statement dapat berupa state tertunda atau yang sedang dieksekusi. Penangguhan process statement terjadi ketika terdapat sensitivity list atau wait statement. Jika terdapat event (perubahan nilai) pada signal dalam sensitivity list, maka proses dijalankan. Setelah pernyataan terakhir dijalankan di dalam proses maka proses akan ditangguhkan. Jika di dalam proses terdapat sensitivity list, maka tidak mempunyai wait statement. Jika dalam proses terdapat satu atau lebih wait statement, maka proses tidak dapat mempunyai sensitivity list. Jika process statement mempunyai wait statement, maka proses ditangguhkan ketika wait statement dijalankan. Ketika kondisi tunda sudah terpenuhi atau time out terjadi, maka proses akan menjalankan pernyataan selanjutnya. Setiap proses pertama kali dijalankan diawali fase inisialisasi pada simulasi. Pernyataan variabel di dalam proses menyimpan nilai saat proses penangguhan. Signal tidak dapat dinyatakan dalam proses. Variabel selalu mempunyai nilai instan, sedangkan sinyal selalu ditandai dengan nilai setelah delay. Proses selalu dijalankan dalam waktu nol. Exit statement atau next statement hanya muncul pada loop statement. Terdapat dua macam delay yang digunakan dalam penentuan signal: inertial dan transport. Nilai defaultnya adalah inertial. Architecture body dapat berisi banyak proses. Proses tunda adalah salah satu yang dieksekusi terakhir dari semua delta waktu simulasi yang diberikan.

Properti khusus apakah yang dimiliki proses ? . Pada sebuah penyerahan sinyal (signal assignment) beserta sinyal gelombang berlipat. ? 12. 11. 6. 5. Model delay apakah yang digunakan pada penyerahan sinyal (signal assignment) jika tidak tersedia keyword (inersia atau transpor) secara eksplisit ? 13. Benar atau salah ? 14. 4. apakah batas rejeksi pulsa jika ia tidak dispesifikasikan secara eksplisit 10. 8. 3.Materi 4 BEHAVIORAL MODELING Self-Test Excercise : 1. 2. 7. buatlah sinyal gelombang clock dengan perioda off 5 nanodetik dan perioda on 10 nanodetik ! Dapatkah pernyataan next menyebabkan sebuah loop untuk keluar ? Pada model delay inersia. 9. Dapatkah nilai keluaran port dibaca ? Sebutkan tiga pernyataan concurrent yang terdapat dalam architecture body ? Dapatkah sebuah variabel atau sinyal digunakan untuk melewatkan informasi antara dua proses ? Berapa banyak architecture body yang dapat dimiliki oleh sebuah entity ? Apakah yang dapat menyebabkan sebuah proses tidak berjalan (tidak berfungsi) ? Kapankah sebuah proses pertama kali dieksekusi ? Dapatkah variabel-variabel yang dideklarasikan dalam sebuah proses mempertahankan harganya ketika proses berhenti (tidak berjalan) ? Apakah perbedaan antara variable assignment dan signal assignment ? Dengan menggunakan pernyataan wait. hargaharga delay sesuai dengan yang kita inginkan.

Tulislah model VHDL dengan menggunakan pernyataan proses state machine berikut ini : Masukan (GAK) Kondisi Sekarang Kondisi berikutnya Keluaran (ZUK) 0 NO_ONE NO_ONE 0 1 NO_ONE ONE_ONE 0 0 ONE_ONE NO_ONE 0 1 ONE_ONE TWO_ONE 0 0 TWO_ONE NO_ONE 0 1 TWO_ONE THREE_ONE 1 0 THREE_ONE NO_ONE 0 1 THREE_ONE THREE_ONE 1 16. Tulislah pernyataan masukan (asserted statement) yang memeriksa bahwa sinyal CLK tidak pernah mempunyai harga 'Z'. Apakah default dari tingkat kekerasan (severity level) jika tidak terdapat ekspresi kekerasan pada pernyataan yang dimasukkan ? 18. 17. …. LANJUTAN . Apakah J pada pernyataan loop dibawah ini perlu untuk dideklarasikan ? for J in1 to 10 loop … end loop.. Jelaskan sifat dari flip flop JK menggunakan pernyataan proses ! 19.Materi 4 BEHAVIORAL MODELING Self-Test Excercise : 15.

'-'). keluaran menjadi benar. Menggunakan pernyataan proses. Sinyal kontrol adalah bertipe enumerasi: type COMP_CTRL is (LT. Perlihatkan sinyal gelombang pada sinyal WIN setelah pernyataan proses mengeksekusi type STD_ULOGIC is ('U'. … process begin WIN <= transport '1' after 7 ns WIN <= transport '0' after 22 ns WIN <= transport 'Z' after 18 ns wait. NE) 21.. EQ. ….'0'. signal WIN: STD_ULOGIC. LE. Data pada sinyal masukan diperiksa pada setiap tepi naik dari Clock. Jelaskan sifat dari rangkaian mayoritas. 23. Jelaskan sifat dari rangkaian yang menset keluaran SAM ke '1' jika pola 1101 ditemukan pada sinyal masukan GUS.'W'. GT.'X'. Perlihatkan dua pendekatan untuk mendeteksi tepi clock ! 24.Materi 4 BEHAVIORAL MODELING Self-Test Excercise : 20. Data masukan hanya diperiksa jika sinyal masukan (input) DATA_READY adalah '1'.'H'.'L'. 22. Masukannya adalah vektor 16-bit.'1'. LANJUTAN . Jika jumlah 1 melebihi jumlah 0.'Z'. GE. jelaskan sifat dari rangkaian komparator yang membandingkan dua sinyal WUMP dan LUMP. end process.

end process.. wait. Perlihatkan gelombang pada sinyal WIN setelah pernyataan proses berikut dieksekusi. …. process begin WIN <= transport '0' after 6 ns. Perlihatkan gelombang pada sinyal WIN apabila pernyataan proses berikut dieksekusi process begin WIN <= reject 3 ns inertial '0' after 12 ns. Sinyal WIN merupakan tipe yang sama seperti pada pertanyaan sebelumnya. '0' after 22 ns. wait. end process. 'X' after 18 ns. '1' after 30 ns. 26.Materi 4 BEHAVIORAL MODELING Self-Test Excercise : 25. WIN <= 'Z' after 30 ns. '0' after 30 ns. '1' after 12 ns. WIN <= reject 15 ns inertial '1' after 25 ns. '0' after 31 ns. WIN <= transport 'Z' after 15 ns. LANJUTAN .

• Menggunakan pernyataan concurrent signal dan block.Materi 5 DATAFLOW MODELING OBYEK : • Mendemonstrasikan dan mengerti tentang model dataflow . .

maka fungsi resolusi dibutuhkan. Pernyataan concurrent signal assignment dieksekusi ketika terdapat event pada signal pada sisi sebelah kanan dari ekspresi gelombang dalam pernyataan assignment. . Pernyataan signal assignment kondisional juga merupakan pernyataan serempak. Fungsi resolusi dapat ditempatkan dalam pendeklarasian sinyal atau subtype. Nilai yang tidak dapat dipengaruhi dapat dipergunakan untuk sinyal untuk mengidentifikasikan tidak ada perubahan pada harga driver. • Pernyataan concurrent signal assignment mempunyai syntax yang sama dengan pernyataan • • • • • • • • • signal assignment yang terdapat pada pernyataan proses. Fungsi resolusi didefinisikan oleh pemakai. Concurrent signal assignment dapat dituliskan dalam architecture body pada urutan manapun. tidak berdasarkan urutan sekuensialnya pada architecture body. Pernyataan signal assignment terpilih juga merupakan pernyataan serempak. memiliki sifat yang sama dengan case statement. Pernyataan dieksekusi berdasarkan event yang muncul pada signal.Materi 5 DATAFLOW MODELING KEY POINTS : • Dataflow behavior digambarkan dengan menggunakan pernyataan concurrent signal assignment. fungsi dipanggil setiap kali driver yang bersesuaian aktif. Tetapi pernyataan concurrent signal assignment tidak dapat diletakkan dalam proses atau subprogram. Sifatnya hampir sama dengan if statement pada proses. Setiap concurrent signal assignment membuat driver untuk sinyal yang dikendalikannya. Jika sinyal memiliki lebih dari satu driver.

Dapat digunakan untuk mendeskripsikan desain • • pada hirarki. Juga dipakai untuk me-nonfungsikan driver. Pernyataan concurrent assertion memiliki syntax yang sama dengan pernyataan sequential assertion. …. pernyataan ini dieksekusi melalui kontrol guard expression. Sehingga.Materi 5 DATAFLOW MODELING KEY POINTS : • Pernyataan block adalah pernyataan concurrent. Perbedaaanya terletak pada waktu eksekusi concurrent assertion. yang terjadi ketika terdapat event pada signal yang digunakan pada ekspresi assert. Pernyataan concurrent signal assignment dalam pernyataan blok dapat memiliki keyword guard.. LANJUTAN .

Apakah sinyal implisit GUARD ? 3. Lihatlah Fragmen kode berikut. Sinyal manakah yang memerlukan fungsi resolusi ? architecture … begin P1: process (…) begin ACK <= … RDY <= … … RDY <= … end process. Dapatkah pernyataan blok memiliki pernyataan proses ? 6. RESET <= … end. . pernyataan apa yang dipengaruhi ini ? 4. Dapatkah variabel dan sinyal dideklarasikan dalam blok bagian deklaratif ? 5. Tulislah pernyataan masukan konkuren (concurrent assertion statement) yang memastikan sinyal STATE tidak pernah mempunyai literal enumerasi TWO_ONE dan THREE_ONE ! 2.Materi 5 DATAFLOW MODELING Self-Test Excercise : 1. Jika terdapat guard expression dalam pernyataan blok. P2: process (…) begin RESET <= … ACK <= … end process.

Rangkaian multiplekser 4 X 1 9.1 ! A 3ns B 3ns 5ns Z C 3ns D 3ns S0 S1 1ns 1ns Gambar 5. LANJUTAN . Flip – flop tipe D latch ….2..Materi 5 DATAFLOW MODELING Self-Test Excercise : 7. Apakah perbedaan kunci antara pernyataan concurrent signal assignment dan sequential signal assignment ? 8.2 ! D Q CK Q Gambar 5. Tulislah model dataflow untuk rangkaian multiplekser 4 X 1 seperti gambar 5.1. Tulislah model aliran data untuk flip – flop tipe D latch seperti gambar 5.

Berapa banyak parameter yang dimiliki fungsi resolusi ? 11. '0' after 15 ns. LANJUTAN . '0'. Jika sebuah sinyal RX. 'Z' after 12 ns. Dari gambar yang sudah ada.Materi 5 DATAFLOW MODELING Self-Test Excercise : 10. '1' after 22 ns: 15. dan pernyataan penandaan sinyal konkuren. signal SEQUENCE: LOGIC_4: SEQUENCE <= '1' after 5 ns. '1'. perlihatkan bagaimana fungsi resolusi dihubungkan dengan sinyal ! 14.. gambarlah gelombang – gelombang pada sinyal RAW dan SAW. Apakah yang dimaksud dengan pernyataan dibawah ini ? BUD <= ACK <= KIT 12. 13. Kapan pernyataan masukan konkuren berikut ini dieksekusi ? assert NOW > 100 ns report "Ooops!" severity NOTE. Kapankah pernyataan concurrent di atas dieksekusi ? 16. yaitu gelombang berikut pada sinyal CLEAR. dari tipe MVL didrive berlipat dan fungsi resolusi PULL_UP digunakan untuk mengembalikan harga – harga driver sinyal. 0 2 5 10 15 16 17 22 23 27 30 ns RAW <= transport CLEAR after 3 ns SAW <= reject 4 ns inertial CLEAR after 5 ns …. 'Z'). Gambar gelombang yang dihasilkan oleh eksekusi dari sinyal concurrent berikut ! type LOGIC_4 is ('X'.

… ---. 2 after 11 ns. 1 after 12 ns. …. … type INT_ARRAY is array (NATURAL range <>) of INTEGER … function ADD_UP (DRIVERS : INT_ARRAY) return INTEGER is variable SUM: INTEGER :=0. LANJUTAN . perlihatkan harga efektif pada sinyal POP. … signal POP: ADD_UP INTEGER := 0. … POP <= 11 after 4 ns.Materi 5 DATAFLOW MODELING Self-Test Excercise : 17.Berikut ini pernyataan penandaan sinyal dua sinyal konkuren : POP <= 1 after 2 ns. 6 after 8 ns. end loop return SUM.. end ADD_UP. 5 after 5 ns. 3 after 7 ns. Gunakanlah penandaan sinyal yang dipilih (selected signal assignment) untuk menjelaskan multiplekser 4 ke 1 ? 18. begin for K in DRIVERS RANGE loop SUM := SUM + DRIVERS (K). Dari fungsi resolusi berikut dan dua driver untuk POP.

• Mendeskripsikan pernyataan dan deklarasi component. • Mendiskusikan bagaimana sinyal digunakan untuk menghubungkan component yang berbeda. .Materi 6 STRUCTURAL MODELING OBYEK : • Penulisan model struktural.

Komponen-komponen saling berhubungan dengan menggunakan sinyal. dimana menjadi nilai port yang terbuka selama simulasi. keterangan portportnya.Materi 6 STRUCTURAL MODELING KEY POINTS : • • • • • • • • Pernyataan component instantiation adalah pernyataan serempak (concurrent). Port komponen dapat dihubungkan dengan sinyal menggunakan posisi atau nama hubungan. Sebelum contoh komponen dibuat harus dideklarasikan menggunakan deklarasi komponen. Deklarasi komponen meliputi deklarasi template dari komponen. nama. kemudian port harus diberi nilai eksplisit awal. arrays atau element dari array dapat dipergunakan pada hubungan sinyal dengan port komponen. mode dan type yang dipakai. port menjadi port input. . Sinyal yang dihubungkan ke port output komponen menyatakan sumber tunggal bagi sinyal tersebut. Slices. keyword open dapat dipergunakan. Jika port komponen tidak digunakan.

end component. B. dimanakah fungsi resolusi harus dispesifikasikan ? 8. . … TAT: AND3 port map (open. LAM: BIT.1 ! Tulislah model struktural untul flip – flop tipe D-latch seperti gambar 5. Dapatkah pernyataan component instantiation disertakan dalam pernyataan blok ? Tulislah model struktural untuk rangkaian multiplekser 4 X 1 seperti gambar 5. 3. 7. 5. PAM. 4. SAM. PAM. C: in_BIT. 6. 2. Z: out_BIT). LAM).Materi 6 STRUCTURAL MODELING Self-Test Excercise : 1. Error apakah yang terdapat pada kode fragmen VHDL berikut ? … component AND3 port (A.2 ! Dapatkah deklarasi komponen disertakan dalam deklarasi package ? Dapatkah kata kunci open digunakan hanya untuk port input ? Jenis port aktual manakah yang dapat menjadi ekspresi ? Jika sebuah sinyal dihubungkan ke port keluaran lebih dari satu kali. signal SAM.

Materi 7 GENERIC DAN CONFIGURATION OBYEK : Mendemonstrasikan pemakaian pasangan entity-architecture. . Mendiskusikan generic dan penggunaannya untuk melewatkan informasi statis. Menggabungkan komponen ke dalam entity atau configuration.

Entity dengan nama sama seperti komponen mesti ditempatkan pada working library. block. Pernyataan configuration adalah unit desain yang terpisah. • • • • • • • • • • . maka aturan default dipergunakan. Pemisalan berbeda dari komponen yang sama atau pemisalan dari komponen yang berbeda dapat digabungkan dalam entity yang sama. Dapat juga digunakan untuk menyebutkan hirarki yang lengkap. atau generate statement. Configuration dapat menyatakan hubungan antara komponen dan pasangan entity-architecture. atau dalam deklarasi generic pada deklarasi entity. seperti dalam map generic pada statement component instantiation. informasi dapat dinyatakan pada deklarasi configuration. entity atau configuration dapat juga digunakan langsung. Jika pemisalan dari komponen berada dalam architecture body dan tidak ada ikatan diantaranya. pemisalan komponen. dalam deklarasi generic dari deklarasi komponen. Fungsi konversi dapat digunakan jika tipe dari port komponen tidak sesuai dengan tipe port entity. Ini juga menyebutkan contoh ke pasangan entity-architecture. jadi dapat dikompilasi terpisah. Nilai generic dan hubungan port antara komponen dan entity dapat dinyatakan sebagai bagian dari ikatan informasi yang menggunakan peta generic dan peta portnya. Spesifikasi configuration tidak perlu menyebutkan semua ikatan. Ikatan antara port dan generic dapat ditunda.Materi 7 GENERIC DAN CONFIGURATION KEY POINTS : • Generic dipergunakan untuk melewatkan informasi konstan ke entity. Spesifikasi configuration disebutkan dalam architecture body. Configuration dapat disebutkan dengan menggunakan spesifikasi atau deklarasi configuration. Dalam architecture body. Port dan nama generic harus mempunyai nama yang sesuai. dalam spesifikasi konfigurasi. • Nilai dari generic dapat diletakkan pada beberapa tempat. dan digunakan untuk menyebutkan kumpulan komponen ke pasangan entity-architecture.

Dapatkah aturan–aturan ikatan standar menunjukkan port–port antara satu komponen dan satu entity oleh nama ataukah oleh posisi ? 10. Tulislah sebuah deklarasi configuration untuk entity flip – flop tipe D-latch yang dijelaskan pada bahasan sebelumnya ! 8. Kapankah fungsi–fungsi konversi diperlukan ? . Tulislah spesifikasi konfigurasi untuk entiti rangkaian MUX 4 X 1 yang dijelaskan pada bahasan sebelumnya ! 7.Materi 7 GENERIC DAN CONFIGURATION Self-Test Excercise : 1. Perlihatkan sebuah deklarasi komponen dari N masukan generic gerbang XOR dan perlihatkan bagaimana generic dapat dilewatkan dengan menggunakan peta generic pemisalan komponen ? 4. Dapatkah ikatan dari suatu pemisalan komponen hanya dispesifikasikan untuk pasangan entityarchitecture ? 9. Manakah dari hal–hal berikut dapat digunakan untuk menyebutkan ikatan dari hierarki lengkap : Sebuah spesifikasi konfigurasi atau. Dapatkah nama–nama port berbeda dalam satu komponen dan satu entity yang terbatas ? 5. Dapatkah satu generic menjadi satu type ? 2. sebuah deklarasi konfigurasi 6. Tulislah satu contoh dari N masukan generic gerbang XOR ! 3.

Materi 7 GENERIC DAN CONFIGURATION Self-Test Excercise : 11. B: in MVL. M: in STD_ULOGIC. Modelkan delay sebagai generic. Komponen ini dibatasi oleh 2 masukan gerbang AND yang menggunakan tipe STD_ULOGIC untuk port – portnya. sebagaimana terlihat di bawah ini. Tulislah deskripsi struktural dari rangkaian XOR seperti gambar 2. Tulislah sebuah model untuk multiplekser 4X1 yang dijelaskan pada gambar 5. LANJUTAN .1. Disini terdapat deklarasi komponen dari 2 masukan gerbang AND yang menggunakan tipe MVL untuk port–portnya. …. end component.. Z: out MVL). tetapi menggunakan pemisalan langsung dari entity (diasumsikan terdapat entity dalam library CMOS6) ! 12.1 menggunakan tipe struktural. entity AND2 is port (L. P: out STD_ULOGIC). Tulislah spesifikasi konfigurasi yang menspesifikasikan ikatan/batasan ! component AND_GATE port (A. Tulislah deklarasi konfigurasi dan lewatkan harga–harga delay dengan menggunakan generic ! 13. end entity.

Mendemonstrasikan penggunaan operator overloading subprogram. .Materi 8 SUBPROGRAM DAN OVERLOADING OBYEK : Menjelaskan fungsi dan prosedur.

Pada fungsi impure nilainya kemungkinan tidak akan sama. Lainnya adalah pernyataan concurrent. Subprogram didefinisikan menggunakan subprogram body. Variabel dalam subprogram diinisialisasi setiap kali subprogram dipanggil dan berhenti setelah kembali dari subprogram. Variabel yang dinyatakan dalam subprogram berbeda sifatnya dengan yang ada dalam proses. Ini menyebabkab subprogran keluar. Prosedur akan berpengaruh dengan cara modifikasi sinyal global dan variabel atau modifikasi parameter. . Jika prosedur Call muncul dalam proses atau subprogram yang lain. Statement return hanya dapat dipergunakan dalam subprogram. Subprogram body berisi nama subprogram. • Prosedure boleh mengembalikan nilai nol dan mengeksekusinya dalam waktu nol. mode dan tipe serta perhitungan yang dilakukan. Fungsi dapat dinyatakan sebagai fungsi pure atau impure. • Fungsi mengembalikan satu nilai dan mengeksekusinya dalam waktu nol.Materi 8 SUBPROGRAM DAN OVERLOADING KEY POINTS : • Subprogram berupa fungsi atau prosedur. Prosedur Call dapat berupa penyataan sekuensial atau concurrent. Sifat dari subprogram dideskripsikan menggunakan statament sekuensial. Fungsi pure adalah fungsi yang kembali bernilai sama setiap kali dipanggil dengan nilai parameter yang sama. suatu • • • • • • • • • prosedur dapat berisi wait statement yang menyebabkan penutupan proses tertunda. ini termasuk pernyataan sekuensial. parameter. Meski demikian. Fungsi Call adalah jenis dari ekspresi/ungkapan.

Notasi operator standar atau standar fungsi call dapat digunakan untuk operator overload atau nonoverload. Signature digunakan untuk identifikasi khusus subprogram atau enumeration literal yang overload. LANJUTAN . Dua atau lebih subprogram disebut overloaded jika memiliki nama yang sama. operator juga dapat mengalami overload dalam arti tidak sesuai dengan tipe yang telah ditentukan sebelumnya.Materi 8 SUBPROGRAM DAN OVERLOADING KEY POINTS : • Prosedur Call concurrent dijalankan setiap kali terdapat event pada signal sehubungan dengan parameter • • • • • • • • • formalnya dengan mode in atau inout. Signature menyebutkan tipe parameter dari subprogram atau enumeration literal. Hal ini menyatakan nama subprogram dan parameter dengan mode dan tipenya. Subprogram call dapat menjadi dua jika dua subprogram yang ada memiliki tipe parameter yang sama. Suatu nilai dapat dilewatkan ke subprogram dengan menggunakan posisi atau nama hubungan. …. Deklarasi subprogram berguna pada penulisan subprogram dalam package. Satu subprogram overload dapat menyembunyikan subprogram lainnya jika tipe parameternya sama. Seperti halnya pada subprogram. Deklarasi subprogram menyatakan interface ke subprogram..

Jika dua subprogram overload dan memiliki tipe parameter dan tipe hasil yang sama. jika terdapat error pada subprogram call misalkan “subprogram not declared. Dimanakah signature digunakan ? 14. Bagaimana perbedaan fungsi call dengan prosedur call ? 7. Dapatkah prosedur memiliki peryataan return ? 5. Berikan dua subprogram overload. Pentingkah selalu dinyatakan suatu subprogram ? 8. Dapatkah prosedur Call concurrent memiliki pernyataan wait ? 4.” apakah yang menjadi penyebabnya ? 11. Kapankah dua subprogram dikatakan overload ? 9. Termasuk fungsi pure atau impure jika tidak terdapat keyword eksplisit yang disebutkan pada spesifikasi fungsi ? 3. Bagaimana variabel dideklarasikan dalam subprogram berbeda dengan dalam proses ? 6. 13. Dapatkah suatu fungsi tidak mempunyai parameter input ? 2.Materi 8 SUBPROGRAM DAN OVERLOADING Self-Test Excercise : 1. Tuliskan fungsi konversi nilai dari tipe BIT_VECTOR ke integer. berikan aproksimasi untuk membuat subprogram call unambiguous ! 10. bagaimana cara mendeteksi operator overload yang sedang dipanggil ? 12. . Asumsikan bit terkanan adalah LSB. Berikan deklarasi fungsi ekivalen untuk karakter A pada tipe predifined CHARACTER. Saat operator overload digunakan. Literal enumerasi memiliki deklarasi fungsi yang ekivalen untuk keperluan penentuan tipe parameter dan hasil. asumsikan representasi besaran tidak ditentukan.

16. Overload-kan fungsi soal no. counter. 21. 17. positive-edge triggered. Tuliskan fungsi yang menampilkan reduksi AND dari bit dalam suatu vector. 19. Tuliskan prosedur yang menampilkan geser kanan aritmatika dari parameter sinyal. 18. fungsi return “COY(0) and COY(1) and COY(2)”. Asumsikan bahwa bit paling kiri adalah bit sign. Tuliskan prosedur yang dapat menggambarkan perilaku dari asynchronous preset clear. Juga tuliskan deklarasi fungsinya. Contoh. Dapatkah prosedur call sekuensial selalu digunakan sebagai prosedur call concurrent ? 20. Tuliskan fungsi overload untuk operator “or” yang mengerjakan argumen dari tipe SIGNED. jika COY adalah vector 3-bit. 14 dengan menuliskan fungsi lain yang mengubah nilai tipe STD_LOGIC_ VECTOR ke nilai integer. LANJUTAN . type SIGNED is array (NATURAL range <>) of bit. Jangan gunakan operator geser.Materi 8 SUBPROGRAM DAN OVERLOADING Self-Test Excercise : 15. Tuliskan fungsi yang menampilkan dekoding BCD ke 7-segment. Tuliskan deklarasi fungsinya. Asumsikan bahwa input sinyal adalah tipe UNSIGNED dan operator overload “+” (yang mengerjakan operand UNSIGNED dan INTEGER) tersedia. Jumlah bit yang digeser juga disebutkan. …. Type SIGNED dideklarasikan sebagai berikut..

Materi 9 PACKAGE DAN LIBRARY OBYEK : Menjelaskan konsep desain library. . Menghubungkan item dalam suatu package dari unit desain lain dengan menggunakan konteks klausa.

Package body dibutuhkan jika pernyataan package berisi pernyataan subprogram atau pernyataan constant tertunda. Kumpulan nama logika pada lokasi penyimpanan adalah host-specific. Compiler VHDL mengkompilasi file desain dan menyimpan deskripsi unit desainnya dalam library desain yang telah dirancang sebagai working library. Library desain merupakan implementasi terpisah lokasi penyimpanan dimana unit desain terkompilasi dapat disimpan. Package body dapat berisi pernyataan selain pernyataan subprogram dan constant. berisi satu atau lebih unit desain.Materi 9 PACKAGE DAN LIBRARY KEY POINTS : • Package menyediakan tempat untuk menyimpan pernyataan yang sering digunakan. File desain berupa file teks yang berisi source VHDL. hal ini tidak dapat digunakan oleh unit desain lainnya. type dan • • • • • • • • subtype. . package body yang saling berhubungan berisi subprogram body dan pernyataan constant yang lengkap. • Pernyataan package dapat berisi bermacam-macam pernyataan. seperti pernyataan constant. File desain merupakan unit dasar yang dikompilasi menggunakan compiler VHDL. • Package digambarkan oleh pernyataan package dan pilihan package body. Item dinyatakan dalam pernyataan package dan dapat digunakan pada unit desain lainnya dengan menggunakan klausa. dan component. Setiap library desain memiliki nama logika. Meski demikian. Dalam kasus tertentu.

Package STD_LOGIC_1164 berisi sembilan nilai tipe logika dan operator fungsi overloadnya. LANJUTAN . …. Sebelum kompilasi dilakukan. Klausa terpakai dapat digunakan untuk memilih item dalam package. sebagai contoh bahwa pernyataan entity harus dikompilasi lebih dulu sebelum architecture body dapat dikompilasi. • • • • salah satu dari library desain harus dirancang sebagai working library. Package ini merupakan standar IEEE (IEEE Std 1164-1993) yang terletak dalam library desain dengan nama logika IEEE. dengan nama logika WORK. Unit desain harus dikompilasi untuk referensi.. Library dan pemakaian klausa saling berhubungan dengan unit desain dan bukan merupakan dasar file desain.Materi 9 PACKAGE DAN LIBRARY KEY POINTS : • Host environment harus menyediakan semua nomor library desain.

Benar atau salah? 9.all. Dapatkah package declaration mempunyai lebih dari satu package body yang tergabung didalamnya ? 5. Dapatkan sebuah entity declaration dan yang tergabung dalam architecture body memiliki nama yang sama ? 8. Dapatkah package body berisi declaration selain subprogram declaration dan constant declaration ? 3. Benar atau salah ? 6.TEXTIO. Apakah penggunaan klausa “use STD. Bagaimana kelompok dari logical name dari design library dan physical storage locations didefinisikan ? 7.” dengan lengkap diberikan kepada semua unit desain ? .Materi 9 PACKAGE DAN LIBRARY Self-Test Excercise : 1. Library dan penggunaan klausa. diaplikasikan untuk semua subsequent unit desain dalam file desain. Dapatkah item yang dideklarasikan dalam package body dibuat visible untuk desain unit yang lain ? 4. Implementasi dari desain library dan menejemennya tidak didefinisikan oleh bahasa pemrograman. yang pertama kali dispesifikasikan dalam design file. Dapatkah package declaration berisi subprogram body ? 2.

Konteks klausa apakah yang harus digunakan untuk mendeskripsikan netlist jika package. LANJUTAN . Fungsi SMALLEST mengembalikan nilai yang lebih kecil dari dua bilangan integer. yang dideskripsikan dalam lesson sebelumnya. LARGEST dan SMALLEST. COMP_DECL.Materi 9 PACKAGE DAN LIBRARY Self-Test Excercise : 10. Juga termasuk deklarasi komponen untuk 3-bit up-down counter. TO_INTEGER. 15. Tulis “or” operator fungsi logika overloaded yang menjalankan type ini. 11. Fungsi LARGEST mengembalikan nilai yang lebih besar dari dua bilangan integer. yang diberikan berisi semua component declaration. Package telah dikompilasi ke dalam sebuah design library yang dinamakan ECL. Tulis sebuah package UTI:LS yang berisi dua fungsi. 13. 12. …. Konteks klausa apa yang seharusnya digunakan unutk mengimport up-down counter component declaration yang diberikan dalam package yang dideskripsikan dalam pertanyaan sebelum ini ? Asumsikan behwa package telah dikompilasi ke design library dengan nama UTILITIES. 14. Tulis package yang berisi deklarasi atribut timing. Tulis sebuah package yang mendeklarasikan 50 value logic type.. Tulis sebuah package yang berisi daya overloaded function.

Menggunakan keistimewaan seperti pernyataan entity. generate.Materi 10 KEISTIMEWAAN LEBIH LANJUT OBYEK : Mendiskusikan beberapa keistimewaan lebih lanjut dari VHDL. . dan atribut user-defined.

Alias menyatakan nama lain untuk semua atau bagian dari suatu item. sinyal ini disebut guarded signal. driver ke sinyal akan terputus. Konversi ini hanya diperbolehkan pada tipe-tipe yang relatif berdekatan. jika semua driver terputus. • Hanya pernyataan pasif yang diijinkan sebagai pernyataan entity. Guarded signal harus berupa resolved signal. Pada signal bus jika semua driver ke sinyal terputus nilai efektifnya dihitung dengan menggunakan fungsi pemecahan tanpa driver. Jika guarded signal ditetapkan sebagai nilai dibawah kontrol suatu guard dan mengalami kesalahan. nilai efektifnya adalah nilai sebelumnya. .Materi 10 KEISTIMEWAAN LEBIH LANJUT KEY POINTS : • Deklarasi entity dapat berisi deklarasi dan pernyataan khusus. Jika signal dinyatakan sebagai suatu bus atau register dalam deklarasi signal. Tidak satu konversi tipe yang menyatakan secara langsung. Hal ini berguna dalam konteks dimana tipe ekspresi dibutuhkan secara eksplisit. Pada register guarded signal. Ekspresi dengan kualifikasi adalah salah satu tipe ekspresi yang secara eksplisit disebutkan. • Pernyataan generate dapat mempunyai bagian deklaratif yang berisi pernyataan lokal ke pernyataan • • • • • • • • • generate. Konversi tipe mengijinkan pengubahan nilai dari satu tipe ke tipe lainnya. Alias dapat dinyatakan untuk objek atau item yang bukan objek seperti type. • Pernyataan generate untuk tiruan waktu elaborasi atau pernyataan concurrent terseleksi kondisi.

• Sebagai tambahan untuk atribut predefined.Materi 10 KEISTIMEWAAN LEBIH LANJUT KEY POINTS : • Waktu putus dari sinyal disebutkan dengan menggunakan spesifikasi pemutusan. Pernyataan block dapat digunakan untuk pemodelan hirarki. Nilainya sesuai dengan • • • spesifikasi atributnya. sebagai kumpulan sinyal atau variabel. • Atribut user-defined digunakan untuk memasukkan informasi constant ke item. …. LANJUTAN . atribut dapat dinyatakan sendiri. Template groupnya dinyatakan dengan menggunakan pernyataan group template dan item yang membentuk group disebutkan dengan menggunakan deklarasi group. Item tertentu dengan sifat tertentu dapat dikelompokkan dalam suatu group. • Atribut user-defined dinyatakan dengan menggunakan deklarasi attribute.. Target dari sinyal atau variabel tetap dapat berupa target aggregate. Pernyataan blok dapat dengan sendirinya memiliki map port dan generic yang akan berkomunikasi dengan sinyal di luar pernyataan block.

6. 7. 5. 12.’0’. Benar atau salah ? Apakah type-type berikut mempunyai hubungan yang dekat (sehingga implicit conversion dapat terjadi) ? Type SIGNED_BIT is array (NATURAL range<>) of BIT. 8. Benar atau salah? Dapatkan ganerate statement ditulis bersamaan dengan generate statement yang lain ? Loop parameter untuk skema for-generate dideklarasikan dengan lengkap. 2. Type MVL is (‘X’. Deklarasi apakah yang terdapat dalam contoh berikut ? G1 : for K in 0 to 12 generate … end generate. Statement apakah yang diperbolehkan sebagai enetity statement ? Generate statement merupakan concurrent statement. 11.Materi 10 KEISTIMEWAAN LEBIH LANJUT Self-Test Excercise : 1. . 4. Guarded signal dapat ditentukan sebuah value yang tidak di bawah kendali guard expression. 3. 10. Type SIGNED_MVL is array (NATURAL range <>) og MVL. 9. Sebuah alias dapat dispesifikasikan untuk type. Benar atau salah ? Bagaimana memutuskan (disconnect) watku yang dispesifikasikan? Dengan jalan ekspilist apakah untuk memutuskan driver ? Dapatkah sebuah atribut user-defined yang ditentukan sebuah value menggunakan assignment statement ? Bagaimana sebuah group dideklarasikan ? Tuliskan sebuah concurrent assertion statement dalam sebuah entity declaration dari D-type flipflop dimana akan memberikan warning massage jika pulsa clock kurang dari 1 ns.’1’.Z’).

Type WEATHER is (WINTER.FALL)..Materi 10 KEISTIMEWAAN LEBIH LANJUT Self-Test Excercise : 13.SUMMER.SPRING. Apakah : WHEATHER‟LEFT WHEATHER‟RIGHT WHEATHER‟LOW WHEATHER‟ASCENDING CUE‟LENGTH CUE‟ASCENDING CUE‟SIMPLE_NAME WHEATHER‟SUCC(SUMMER) WHEATHER‟PRED(WINTER) WHEATHER‟LEFTOF(SPRING) WHEATHER‟RIGHTOF(MONSOON) CUE‟LEFT CUE‟RIGHT CUE‟LOW CUE‟HIGH CUE‟RANGE CUE‟REVERSE_RANGE ….MONSOON. LANJUTAN . Variable CUE: STD_LOGIC_VECTIOR(4 to 10). Diberikan.

. Diberikan signal waveform berikut. LANJUTAN . „0‟ after 14ns. Jelaskan mekanisme menggunakan alias yang dapat kita gunakan untuk mewakili MVL menggunakan STD_LOGIC. Apakah perbedaan antara UNSIGNED(AX) dan UNSIGNED‟(AX) ? ….Materi 10 KEISTIMEWAAN LEBIH LANJUT Self-Test Excercise : 14. Type UNSIGNED is array (NATURAL range <>) og BIT Variable AX: BIT_VECTOR(0 to 3). ‟1‟ after 18 ns. 16. kita ingin merubah semua type ke type STD_LOGIC. „1‟ after 22ns. Apakah yang dilakukan signal berikut ? PREZ‟DELAYED (3 ns) PREZ‟STABLE PREZ‟QUIET Kapankah PREZ‟EVENT true ? Bagaimana PREZ‟LAST_EVENT pada 17ns ? Bagaimana PREZ‟LAST VALUE pada 10ns ? 15. Diberikan. „1‟ after 11ns. PREZ <= „0‟. Kita telah menggunakan type MVL dalam suatu model. Berikutnya.‟1‟ after 5ns.

.Materi 11 SIMULASI MODEL OBYEK : Mendiskusikan beberapa keistimewaan lebih lanjut dari VHDL. Menggunakan keistimewaan seperti pernyataan entity. generate. dan atribute user-defined.

kita perlu mengetahui type yang digunakan dalam pemodelan port component. yaitu. Sebagai tambahan. Dari component library vendor diharapkan untuk mendapat entity dan architecutre declaration untuk semua component dan package yang berisi component declaration. . Jika type dari predefined type penting. Vector yang diaplikasikan untuk test bench dapat secara optional dibaca dari file teks dan dibandingkan dengan present value yang diharapkan pada file teks. stimulus generation dan mekanisme monitoring yang tersedia pada bahasa pemrograman itu sendiri. kemudian kita perlu untuk mendifinsikan type dan operator fungsi overloaded dalam package. digunakan IEEE standard STD_LOGIC_1164 package yang mendefinisikan 9-value logic type. kita perlu mendefinisian logic value dari rangkain yang kita miliki. Sebagai gantinya. Test bench dapat ditulis dengan menggunakan VHDL.Materi 11 SIMULASI MODEL KEY POINTS : • • • • • • Sebelum memulai pemodelan. Waveform dibangkitkan dengan menggunakan signal assignment statement.

Tuliskan kode VHDL untuk membangkitkan gelombang berikut. dalam signal RGB.Materi 11 SIMULASI MODEL Self-Test Excercise : 1. yang dispesifikasikan dalam file teks “ckt. 4. 2.force”: FORCE1 0 ns FORCE0 5 ns FORCE1 12 ns FORCE0 27 ns FORCE1 32 ns . Buatlah clock dengan periode on dan off 3ns dan 10ns . Tuliskan kerangka kode yang menunjukkan cara membaca nilai dari type STD LOGIC VECTOR dari sebuah file teks. Tuliskan dalam VHDL code untuk membangkitkan gelombang berikut '1' 'U' '0' 0 3 one cycle 6 10 13 16 20 ns 3.

Juga cetak beberapa nilai yang mismatch untuk output. Tuliskan kode VHDL untuk membandingkan respon yang diinginkan.expext”: EXPECT1 0 ns EXPECT0 5 ns EXPECT0 15 ns EXPECT1 27 ns EXPECT0 32 ns 6. 8. yang diberikan dalam file teks “ckt. Tuliskan sebuah test bench untuk rangkaian adder. Tuliskan sebuah test bench untuk problem 1101 sequence detector yang diberikan pada Lesson 3.. Nilai set untuk input disediakan dalam test bench itu sendiri sebagai array of records. 7. dalam signal CORE. LANJUTAN . Tuliskan sebuah test bench untuk comparator ALU. …. Sediakan input sequence dan nilai yang diharapkan (expected value) sebagai array dalam test bench.Materi 11 SIMULASI MODEL Self-Test Excercise : 5. nilai ketiga merupakan opcode dan nilai keempat merupakan hasil yang diharapkan. Nilai input disediakan dalam file teks dan berbentuk : 101 110 00 FALSE 000 110 01 TRUE 011 110 11 FALSE 000 111 10 FALSE 111 000 11 TRUE Dua yang pertama merupakan nilai operand.

Materi 12 CONTOH HARDWARE MODELING OBYEK : Menerapkan keistimewaan bahasa pemrograman untuk memodelkan hardware yang sesungguhnya. .

Sebuah architecture body mendeskripsikan desain internal. Gunakan transport delay untuk memodelkan pure wire delay.Materi 12 CONTOH HARDWARE MODELING KEY POINTS : • • • • • • • • • Interface dari sebuah desain dimodelkan menggunakan entity declaration. Hati-hati ketika membaca dan menentukan nilai pada signal dalam proses. ketika diberikan control clock. State machine dapat dimodelkan dengan menggunakan case statement dalam process statement. Signal mendapatkan nilai setelah delay. Memory dapat dimodelkan sebagai variable 2-dimensi. Wire dapat dimodelkan menggunakan signal. Generate statement sangat berguna dalam pemodelan repetitive logic. sebagai contoh. . tidak langsung. Signal dapat juga digunakan untuk memodelkan flip-flop. Gunakan variable sebagai temporari ketika dibutuhkan. Kita dapat mencampur tiga style model utama dalam beberapa cara untuk membuat model yang kita desain.

Setiap kembalian harus dikembalikan. Deskripsikan 8-bit register dengan menggunakan D-flip-flop. 2. Deskripsikan D-flip-flop menggunakan konstruksi behavioral. 4. 3. Tuliskan sebuah model VHDL untuk 4-bit shift register dengan serial-in. clock dan parallel-out. Tuliskan model VHDL untuk drink machine yang dapat mengeluarkan jus mangga dengan harga 15 sent. Tuliskan model behavior untuk flip-flop dengan synchronous preset dan clear. .Materi 12 CONTOH HARDWARE MODELING Self-Test Excercise : 1. 5. Hanya nikel dan dimes yang diterima. paralelin. Tuliskan sebuah model VHDL untuk dekoder logika BCD to 7-segment menggunakan pernyataan signal assignment terpilih.

Sign up to vote on this title
UsefulNot useful