VHDL

RANC. SISTEM ELEKTRONIKA
Oleh : ir.S O E T I K N O DOSEN -JTE ELEKTRONIKA

PENGANTAR
Tentang VHDL
VHDL adalah bahasa untuk mendeskripsikan hardware elektronika digital; singkatan dari VHSIC Hardware Description Language. VHDL merupakan standar IEEE/ANSI dan Departemen Pertahanan US. Pertama kali dipublikasikan oleh IEEE pada tahun 1987, dengan label IEEE Std 1076-1987. Bahasa ini telah mengalami modifikasi dan revisi, dengan versi terbaru berlabel IEEE Std 1076-1993.

Referensi
• A VHDL Primer: Revised Edition, “J. Bhasker, Prentice Hall Inc. (ISBN 0-13181447-8). • IEEE Standard VHDL Language Reference Manual, Std 1076-1993, IEEE, NY, 1993 • IEEE Standard Multivalue Logic System for VHDL Model Interoperability (Std_Logic_1164), Std 1164-1993, IEEE, 1993. • Bhasker, J., A Guide to VHDL Syntax, Englewood Cliffs, NJ: Prentice-Hall, 1995, ISBN 0-13-324351-6.

MATERI
            

Pengantar Materi 1 Materi 2 Materi 3 Materi 4 Materi 5 Materi 6 Materi 7 Materi 8 Materi 9 Materi 10 Materi 11 Materi 12

Pendahuluan Tutorial Elemen Dasar Bahasa Behavioral Modelin Dataflow Modeling Structural Modeling Generics dan Configurations Subprogram dan Overloading Packages dan Library Keistimewaan Lebih Lanjut Simulasi Model Contoh Hardware Modeling

.Materi 1 PENDAHULUAN OBYEK : Menjelaskan tentang sejarah VHDL. Menyimpulkan konsep desain entity (entity design). Menjelaskan tentang kemampuan utama dari VHDL.

• Distandarisasi pertama kali oleh IEEE pada tahun 1987. . • Distandarisasi ulang pada tahun 1993. • Sembilan nilai logika paket. • Beberapa kemampuan VHDL antara lain : . . disebut STD_LOGIC_1164. • External view menyatakan interface dari rancangan.test bench dapat dituliskan menggunakan bahasa ini. disebut dengan entity design. • VHDL dapat digunakan untuk menggambarkan desain elektronika digital pada beberapa tingkat abstraksi. • VHDL pertama kali dikembangkan untuk Departemen Pertahanan US.mendukung metodologi top-down dan bottom-up. dari skala tingkat algoritma hingga tingkat gate. distandarisasi oleh IEEE untuk membantu di dalam interoperability model VHDL. • Internal view menyatakan fungsi atau struktur dari rancangan.tipe data baru dapat disebutkan. . .mendukung hirarki. yang secara bersama-sama merupakan representasi tertentu dari device. dengan nama IEEE Std 1076-1993. • Tiap external view dan salah satu darinya berkaitan dengan internal view. Standar ini disebut IEEE Std 1164-1993. dengan nama IEEE Std 1076-1987.Materi 2 PENDAHULUAN KEY POINTS : • VHDL singkatan dari VHSIC Hardware Description Language. • Desain digital dapat juga digambarkan dalam VHDL dengan menggunakan beberapa external view yang berbeda. • Desain digital digambarkan dalam VHDL dengan menggunakan external view dengan satu atau beberapa internal view.dapat digunakan sebagai exchange medium. . Suatu rancangan mungkin memiliki satu atau lebih internal view.

Apakah kelebihan VHDL yang dapat digunakan untuk menggambarkan parameter desain ? 4.Materi 1 PENDAHULUAN Self-Test Excercise : 1. Dapatkah suatu desain memiliki lebih dari satu internal view ? . Hal apakah yang menjadi latar belakang pengembangan VHDL ? 3. Pada tahun berapa VHDL pertama kali distandarisasi oleh IEEE ? 2. Hal apakah yang menjadi latar belakang pengembangan IEEE Std 1164-1993 ? 7. Apakah tiga jenis style deskripsi dasar yang didukung oleh VHDL ? 8. Dapatkah driver dan monitor dituliskan menggunakan VHDL ? 6. Dapatkah timing digambarkan dalam VHDL ? 5.

. dataflow dan structure).Materi 2 TUTORIAL OBYEK : Mendiskusikan sifat/ciri pemodelan utama VHDL (style sequential behavior. Mendemonstrasikan proses kompilasi dan simulasi dari VHDL.

• Port adalah tempat dimana sinyal dapat berhubungan dengan lingkungan luar. • Komponen dinyatakan menggunakan component declaration dan dihubungkan menggunakan signal. dan package body. kumpulan pernyataan sekuensial digambarkan dalam process declaration. • Unit-unit desain untuk menggambarkan entity: entity declaration. • Entity declaration menyatakan interface dari entity. terdiri dari satu entity declaration dan satu architecture body. • Pernyataan concurrent signal assignment digunakan untuk menggambarkan fungsi dari entity dengan menggunakan dataflow style. • Configuration declaration menyatakan hirarki dari rancangan.Materi 2 KEY POINTS : TUTORIAL • Entity saat digunakan dalam entity lainnya menjadi komponen bagi entity tersebut. jika tidak terdapat delay. • Pada model structure. configuration declaration. • Architecture body menggambarkan internal view dari entity dengan menggunakan style sequential behavior. . architecture body. architecture body berisi satu set komponen yang saling berhubungan. • Untuk setiap port yang dinyatakan dalam entity declaration. tipe port dan mode port juga disebutkan. • Entity pada kondisi minimal. yang dieksekusi secara sekuensial dalam zero time. dataflow. • Pada model behavioral. package declaration. • Package declaration dan package body berisi kumpulan deklarasi sejenis yang dapat dibagi dengan unit-unit desain yang berbeda. Nilai komputasi selanjutnya dihubungkan ke target (sisi sebelah kiri) setelah delay tertentu. delta delay diasumsikan. • Ekspresi pada sisi sebelah kanan dari concurrent signal assignment dikomputasi setiap ada event pada signal yang digunakan. structure atau mixed.

• Variable dapat dinyatakan dalam proses dan subprogram. • Value dapat diberikan secara langsung ke variable. Sangat penting jika package declaration yang berhubungan berisi constant declaration yang ditangguhkan atau subprogram.. sementara jika akan diberikan ke suatu signal harus setelah delay tertentu. pernyataan process merupakan loop tak terbatas selama inisialisasi. • Jika pernyataan process mempunyai pernyataan wait. LANJUTAN . • VHDL analyzer mengkompilasi file desain (berisi satu atau lebih unit desain) dan menyimpan setiap unit desain hasil kompilasinya dalam library yang dinyatakan sebagai working library. Kemudian ditunda jika terdapat sensitivity list atau pernyataan wait. Signal tidak dapat dinyatakan dalam proses atau subprogram. proses akan meresume eksekusi setelah kondisi tunda dipenuhi atau interval time-out dilewati. • Package body selalu dihubungkan dengan package declaration. • Package declaration digunakan untuk menyimpan kumpulan deklarasi yang sering dipakai. • Pernyataan process dieksekusi ulang jika terdapat event dalam signal manapun pada sensitivity list. Hal ini menyatakan architecture body yang dipilih serta kumpulan komponen di dalamnya ke entity yang terletak pada library desain. • Ketiga model dari style dapat digabungkan dalam model tunggal. • Configuration declaration digunakan untuk menyebutkan hirarki dari entity.Materi 2 TUTORIAL KEY POINTS : • Pernyataan process dieksekusi pertama kali saat fase inisialisasi dari simulasi. …. Jika keduanya tidak ada.

• Package yang ada: STANDARD dan TEXTIO. Tipe-tipe dasarnya adalah STD_ULOGIC. • Simulasi selanjutnya didasarkan pada waktu dari event selanjutnya. STD_LOGIC. jadi bukan menjadi bagian dari bahasa.. …. Keduanya terletak pada library desain STD. simulation. • Tiga step simulasi: elaboration. dimana pemetaannya pada lokasi fisik tertentu dinyatakan secara eksternal dalam host environment. pasangan entity-architecture top-level atau nama konfigurasi disebutkan.Materi 2 TUTORIAL KEY POINTS : • Library desain merupakan implementasi khusus tempat penyimpanan dalam host environment dimana deskripsi yang telah dikompilasi dapat disimpan. initialization. • STD_LOGIC_1164 terletak pada library desain dengan nama IEEE. LANJUTAN . STD ULOGIC VECTOR dan STD LOGIC VECTOR. • Selama fase inisialisasi setiap proses dieksekusi satu kali dan semua sinyal diberi harga awal. • Untuk simulasinya. • Satu atau lebih library desain yang ada harus memiliki nama logika.

Apakah shared variable itu ? 6. Sebutkan lima macam unit desain. 2. Delay diberikan sebagai berikut. Unit desain yang mana yang digunakan untuk menggambarkan fungsi internal atau struktur dari desain ? 3. Dua hal apakah yang dapat menyebabkan tertundanya suatu proses ? 8. . Bagaimanakah port komponen dan sinyal dihubungkan ? 7. Pernyataan concurrent primer manakah yang digunakan untuk menggambarkan style structural dari suatu desain ? 4. Apakah working library itu ? 10. Dapatkah suatu variabel dinyatakan di luar proses ? 5.Materi 2 TUTORIAL Self-Test Excercise : 1. Pada fase manakah proses dieksekusi satu kali dari suatu simulasi ? 11. Dapatkah deklarasi component ditempatkan pada package declaration ? 9. Dengan menggunakan deskripsi style dataflow. tulislah model VHDL untuk logika exclusive-or.

LANJUTAN .Materi 2 TUTORIAL Self-Test Excercise : 12. „1‟. Di dalam package juga dituliskan fungsi konversi nilai MVL ke nilai BIT. Entity EX_OR is port (A: in BIT. Mengapa terdapat error pada akhir pernyataan concurrent signal assignment ? …. dengan nilai „X‟. ABAR: out BIT). „Z‟. MVL. end. B_ABAR <= ABAR and B. 13. Tuliskan package yang menyatakan 4 nilai tipe enumerasi.. Perhatikan kode berikut ini. „0‟. end. architecture TEST of EX_OR is signal B_ABAR: BIT. begin ABAR <= not A.

. operation dan identifiers.Materi 3 ELEMEN DASAR BAHASA OBYEK : Menerangkan dasar dari bahasa VHDL Menjelaskan: type.

. shift. relational. variable dan file. array. signal. • Comment dapat dimulai dimana saja pada suatu baris. • Keyword merupakan reserved word dan tidak dapat digunakan sebagai identifier. • Predefined operator yang ada: logical. access. multiplying dan miscellaneous operator.Materi 3 ELEMEN DASAR BAHASA KEY POINTS : • Dua jenis identifier: basic identifier dan extended identifier. integer. floating point. • Type adalah kumpulan nilai dimana operasi tertentu diijinkan. • Jenis-jenis type: enumeration. • Klasifikasi data object: constant. • Object declaration menyatakan klasifikasi data object. physical. • Subtype adalah type dengan suatu constraint. tipe serta harga awalnya jika ada. Untuk file. file. record. object declaration menyatakan jenis file. • Literal adalah suatu nilai dari type. • Extended identifier ditulis diantara backslash serta merupakan case sensitive. adding. readonly. write-only atau append-only. dan incomplete. diawali dengan dua garis putus-putus serta berakhir pada akhir baris.

Nyatakanlah variable IS_FOUND dari type BOOLEAN dengan nilai awal FALSE. . CNT. Type manakah yang merupakan composite type ? Apakah extended identifier \wait\ berbeda dengan keyword wait ? Apakah based literal 2#101_110# suatu integer literal ? Nomor berapakah posisi dari integer literal 30 dalam predifined type INTEGER ? Nomor berapakah posisi dari literal 0. 7. 5. 11. keyword dan illegal identifier: _wait CL_CK \-----------\ ABCDeF _TEMP \?______\ \block\ 1 hot CONST_ _01 A+1 ACK report end WHY NOT ME Nyatakanlah constant STROBE dari type TIME dengan nilai 1.0034 Amp dalam type CURRENT yang didefinisikan pada hal 39 dari bacaan ? Apakah operasi yang diijinkan pada type juga sama halnya dengan pada semua subtype-nya ? Apakah unconstrained array type itu ? Apakah “0010” suatu literal dari type BIT_VECTOR atau STRING ? Manakah dari berikut ini yang merupakan basic identifier.8 ns. Nyatakanlah 3 signals. 3. 4. 2. 13.Materi 3 ELEMEN DASAR BAHASA Self-Test Excercise : 1. Nyatakanlah type enumeration CHAR2INT dengan range karakter dari „0‟ sampai dengan „9‟. 10. extended identifier. 6. 9. 12. 8. dan inisialisasi setiap elemen dalam array dengan „0‟. ARG. COT dari type STD LOGIC_VECTOR dengan ukuran 5 bit.

Apakah perbedaan antara type unconstrained array dan constrained array ? Pada kondisi bagaimanakah lebih diinginkan menggunakan type unconstrained array dibandingkan type constrained array ? 19. “1101”. Kemudian sebutkan dimensinya dalam pernyataan untuk variable. tiap elemen merupakan type BOOLEAN. Nyatakanlah signal untuk type ini. 15. “001-02-0123”. kecuali bit 14 dan bit 6 yang harus diset ke „0‟. Nyatakanlah type physical VOLTAGE dengan range 0 hingga 10_000. 24. Apakah type kembali untuk semua operator predefined relational ? …. 8 x 16 x 1024. Nyatakanlah constant dari type BIT_VECTOR dengan range indeks dari 0 sampai 24. B”0011” ? 16.. Nyatakanlah signal untuk type ini. Nyatakanlah variable untuk type ini. 23) ke signal. Nyatakanlah variable dari tipe ini dan inisialisasi dengan nilai 0. 21. 8#34_72#.telah ditentukan pada type BIT_VECTOR ? 25. Apakah operator + dan . Tentukan nilai (“JBOND”. Berapakah nilai awal untuk setiap elemen dalam array ? 20. Jika tidak disebutkan nilai awal pada signal declaration. dan Volt. Apakah perbedaan antara array dengan record ? 18. LANJUTAN . apakah nilai awal dari signal ketika simulasi dimulai ? 17. Dapatkah array multi-dimensi menjadi constrained parsial ? 22. Tentukanlah tipe integer dengan nilai antara -15 hingga +15. Nyatakanlah array tiga dimensi. Jenis literal apakah berikut ini: 23. Setting semua elemennya ke „1‟. Nyatakanlah record yang dapat menahan informasi tentang nama personal. Sub-unitnya mV. nomor jaminan sosial dan umur. Nyatakanlah array tiga dimensi di atas sebagai unconstrained array.Materi 3 ELEMEN DASAR BAHASA Self-Test Excercise : 14. 23.

Materi 3

ELEMEN DASAR BAHASA
Self-Test Excercise :
26. Sebutkan empat macam type predefined dan satu macam subtype predefined. 27. Nyatakanlahtype record COMPLEX dengan dua elemen, REAL_FLD dan IMAG_FLD. Nyatakanlah signal untuk type ini dan inisialisasi dengan nilai (2,4). Bagaimanakah elemen dari signal record diakses ? 28. Type declaration yang diberikan : type MLV is („X‟, „0‟, „1‟, „Z‟); Nyatakanlah subtype dengan nilai hanya „X‟, „0‟, „1‟.

….. LANJUTAN

Materi 4

BEHAVIORAL MODELING
OBYEK : Ž Mendiskusikan model behavioral style yang mendukung VHDL. Ž Mendemonstrasikan pengertian hal yang membuat process
statement dieksekusi dan bagaimana sequential statement di dalamnya dieksekusi. Menjelaskan variasi sequential statement yang dapat ditulis di dalam process statement termasuk - if statement - case statement - loop statement - assertion statement - wait statement, dsb.

Ž

Materi 4

BEHAVIORAL MODELING
KEY POINTS :
• • • • • • • • • • • • • • • • • • Process statement memodelkan behavioral sekuensial. Process statement adalah pernyataan concurrent yang ada di dalam architecture body. Pernyataan sekuensial berada dalam process statement . Contoh dari pernyataan sekuensial: if statement, case statement, dan variable assigment statement. Process statement dapat berupa state tertunda atau yang sedang dieksekusi. Penangguhan process statement terjadi ketika terdapat sensitivity list atau wait statement. Jika terdapat event (perubahan nilai) pada signal dalam sensitivity list, maka proses dijalankan. Setelah pernyataan terakhir dijalankan di dalam proses maka proses akan ditangguhkan. Jika di dalam proses terdapat sensitivity list, maka tidak mempunyai wait statement. Jika dalam proses terdapat satu atau lebih wait statement, maka proses tidak dapat mempunyai sensitivity list. Jika process statement mempunyai wait statement, maka proses ditangguhkan ketika wait statement dijalankan. Ketika kondisi tunda sudah terpenuhi atau time out terjadi, maka proses akan menjalankan pernyataan selanjutnya. Setiap proses pertama kali dijalankan diawali fase inisialisasi pada simulasi. Pernyataan variabel di dalam proses menyimpan nilai saat proses penangguhan. Signal tidak dapat dinyatakan dalam proses. Variabel selalu mempunyai nilai instan, sedangkan sinyal selalu ditandai dengan nilai setelah delay. Proses selalu dijalankan dalam waktu nol. Exit statement atau next statement hanya muncul pada loop statement. Terdapat dua macam delay yang digunakan dalam penentuan signal: inertial dan transport. Nilai defaultnya adalah inertial. Architecture body dapat berisi banyak proses. Proses tunda adalah salah satu yang dieksekusi terakhir dari semua delta waktu simulasi yang diberikan.

11. 2. 3. Benar atau salah ? 14. 5. 8.Materi 4 BEHAVIORAL MODELING Self-Test Excercise : 1. Pada sebuah penyerahan sinyal (signal assignment) beserta sinyal gelombang berlipat. Dapatkah nilai keluaran port dibaca ? Sebutkan tiga pernyataan concurrent yang terdapat dalam architecture body ? Dapatkah sebuah variabel atau sinyal digunakan untuk melewatkan informasi antara dua proses ? Berapa banyak architecture body yang dapat dimiliki oleh sebuah entity ? Apakah yang dapat menyebabkan sebuah proses tidak berjalan (tidak berfungsi) ? Kapankah sebuah proses pertama kali dieksekusi ? Dapatkah variabel-variabel yang dideklarasikan dalam sebuah proses mempertahankan harganya ketika proses berhenti (tidak berjalan) ? Apakah perbedaan antara variable assignment dan signal assignment ? Dengan menggunakan pernyataan wait. 4. buatlah sinyal gelombang clock dengan perioda off 5 nanodetik dan perioda on 10 nanodetik ! Dapatkah pernyataan next menyebabkan sebuah loop untuk keluar ? Pada model delay inersia. apakah batas rejeksi pulsa jika ia tidak dispesifikasikan secara eksplisit 10. ? 12. 7. hargaharga delay sesuai dengan yang kita inginkan. Properti khusus apakah yang dimiliki proses ? . 6. 9. Model delay apakah yang digunakan pada penyerahan sinyal (signal assignment) jika tidak tersedia keyword (inersia atau transpor) secara eksplisit ? 13.

Apakah J pada pernyataan loop dibawah ini perlu untuk dideklarasikan ? for J in1 to 10 loop … end loop. Tulislah model VHDL dengan menggunakan pernyataan proses state machine berikut ini : Masukan (GAK) Kondisi Sekarang Kondisi berikutnya Keluaran (ZUK) 0 NO_ONE NO_ONE 0 1 NO_ONE ONE_ONE 0 0 ONE_ONE NO_ONE 0 1 ONE_ONE TWO_ONE 0 0 TWO_ONE NO_ONE 0 1 TWO_ONE THREE_ONE 1 0 THREE_ONE NO_ONE 0 1 THREE_ONE THREE_ONE 1 16. Apakah default dari tingkat kekerasan (severity level) jika tidak terdapat ekspresi kekerasan pada pernyataan yang dimasukkan ? 18. LANJUTAN . 17.Materi 4 BEHAVIORAL MODELING Self-Test Excercise : 15. Tulislah pernyataan masukan (asserted statement) yang memeriksa bahwa sinyal CLK tidak pernah mempunyai harga 'Z'.. Jelaskan sifat dari flip flop JK menggunakan pernyataan proses ! 19. ….

.'H'. Perlihatkan dua pendekatan untuk mendeteksi tepi clock ! 24. keluaran menjadi benar.'0'.'X'.'W'. Sinyal kontrol adalah bertipe enumerasi: type COMP_CTRL is (LT. LANJUTAN . GE. Data pada sinyal masukan diperiksa pada setiap tepi naik dari Clock. …. LE. end process. GT. … process begin WIN <= transport '1' after 7 ns WIN <= transport '0' after 22 ns WIN <= transport 'Z' after 18 ns wait. Jelaskan sifat dari rangkaian mayoritas.'L'. Jika jumlah 1 melebihi jumlah 0. Data masukan hanya diperiksa jika sinyal masukan (input) DATA_READY adalah '1'.'Z'. Masukannya adalah vektor 16-bit.'-').Materi 4 BEHAVIORAL MODELING Self-Test Excercise : 20.'1'. signal WIN: STD_ULOGIC. 22. Jelaskan sifat dari rangkaian yang menset keluaran SAM ke '1' jika pola 1101 ditemukan pada sinyal masukan GUS. jelaskan sifat dari rangkaian komparator yang membandingkan dua sinyal WUMP dan LUMP. EQ. 23. Menggunakan pernyataan proses. Perlihatkan sinyal gelombang pada sinyal WIN setelah pernyataan proses mengeksekusi type STD_ULOGIC is ('U'. NE) 21.

process begin WIN <= transport '0' after 6 ns. WIN <= transport 'Z' after 15 ns. '0' after 22 ns. WIN <= 'Z' after 30 ns. 'X' after 18 ns. end process. '1' after 12 ns. Perlihatkan gelombang pada sinyal WIN apabila pernyataan proses berikut dieksekusi process begin WIN <= reject 3 ns inertial '0' after 12 ns. '0' after 31 ns. '1' after 30 ns. 26. wait.. wait. Sinyal WIN merupakan tipe yang sama seperti pada pertanyaan sebelumnya. LANJUTAN . Perlihatkan gelombang pada sinyal WIN setelah pernyataan proses berikut dieksekusi. '0' after 30 ns. end process. WIN <= reject 15 ns inertial '1' after 25 ns. ….Materi 4 BEHAVIORAL MODELING Self-Test Excercise : 25.

Materi 5 DATAFLOW MODELING OBYEK : • Mendemonstrasikan dan mengerti tentang model dataflow . • Menggunakan pernyataan concurrent signal dan block. .

Fungsi resolusi didefinisikan oleh pemakai.Materi 5 DATAFLOW MODELING KEY POINTS : • Dataflow behavior digambarkan dengan menggunakan pernyataan concurrent signal assignment. • Pernyataan concurrent signal assignment mempunyai syntax yang sama dengan pernyataan • • • • • • • • • signal assignment yang terdapat pada pernyataan proses. . memiliki sifat yang sama dengan case statement. maka fungsi resolusi dibutuhkan. Pernyataan concurrent signal assignment dieksekusi ketika terdapat event pada signal pada sisi sebelah kanan dari ekspresi gelombang dalam pernyataan assignment. Sifatnya hampir sama dengan if statement pada proses. Pernyataan signal assignment terpilih juga merupakan pernyataan serempak. Pernyataan dieksekusi berdasarkan event yang muncul pada signal. Fungsi resolusi dapat ditempatkan dalam pendeklarasian sinyal atau subtype. Tetapi pernyataan concurrent signal assignment tidak dapat diletakkan dalam proses atau subprogram. tidak berdasarkan urutan sekuensialnya pada architecture body. Pernyataan signal assignment kondisional juga merupakan pernyataan serempak. Nilai yang tidak dapat dipengaruhi dapat dipergunakan untuk sinyal untuk mengidentifikasikan tidak ada perubahan pada harga driver. Setiap concurrent signal assignment membuat driver untuk sinyal yang dikendalikannya. fungsi dipanggil setiap kali driver yang bersesuaian aktif. Concurrent signal assignment dapat dituliskan dalam architecture body pada urutan manapun. Jika sinyal memiliki lebih dari satu driver.

Sehingga. yang terjadi ketika terdapat event pada signal yang digunakan pada ekspresi assert. Pernyataan concurrent signal assignment dalam pernyataan blok dapat memiliki keyword guard. Pernyataan concurrent assertion memiliki syntax yang sama dengan pernyataan sequential assertion. ….. pernyataan ini dieksekusi melalui kontrol guard expression. Perbedaaanya terletak pada waktu eksekusi concurrent assertion. Juga dipakai untuk me-nonfungsikan driver.Materi 5 DATAFLOW MODELING KEY POINTS : • Pernyataan block adalah pernyataan concurrent. Dapat digunakan untuk mendeskripsikan desain • • pada hirarki. LANJUTAN .

Dapatkah variabel dan sinyal dideklarasikan dalam blok bagian deklaratif ? 5. Tulislah pernyataan masukan konkuren (concurrent assertion statement) yang memastikan sinyal STATE tidak pernah mempunyai literal enumerasi TWO_ONE dan THREE_ONE ! 2. Sinyal manakah yang memerlukan fungsi resolusi ? architecture … begin P1: process (…) begin ACK <= … RDY <= … … RDY <= … end process. Dapatkah pernyataan blok memiliki pernyataan proses ? 6. Apakah sinyal implisit GUARD ? 3. Jika terdapat guard expression dalam pernyataan blok. . RESET <= … end. Lihatlah Fragmen kode berikut.Materi 5 DATAFLOW MODELING Self-Test Excercise : 1. P2: process (…) begin RESET <= … ACK <= … end process. pernyataan apa yang dipengaruhi ini ? 4.

Tulislah model aliran data untuk flip – flop tipe D latch seperti gambar 5.Materi 5 DATAFLOW MODELING Self-Test Excercise : 7. Apakah perbedaan kunci antara pernyataan concurrent signal assignment dan sequential signal assignment ? 8. Tulislah model dataflow untuk rangkaian multiplekser 4 X 1 seperti gambar 5. LANJUTAN .2 ! D Q CK Q Gambar 5. Rangkaian multiplekser 4 X 1 9.1.2.1 ! A 3ns B 3ns 5ns Z C 3ns D 3ns S0 S1 1ns 1ns Gambar 5.. Flip – flop tipe D latch ….

Dari gambar yang sudah ada. Gambar gelombang yang dihasilkan oleh eksekusi dari sinyal concurrent berikut ! type LOGIC_4 is ('X'. 13. Kapankah pernyataan concurrent di atas dieksekusi ? 16. 'Z' after 12 ns. Apakah yang dimaksud dengan pernyataan dibawah ini ? BUD <= ACK <= KIT 12. Berapa banyak parameter yang dimiliki fungsi resolusi ? 11. Kapan pernyataan masukan konkuren berikut ini dieksekusi ? assert NOW > 100 ns report "Ooops!" severity NOTE. LANJUTAN .. '1'. dari tipe MVL didrive berlipat dan fungsi resolusi PULL_UP digunakan untuk mengembalikan harga – harga driver sinyal. perlihatkan bagaimana fungsi resolusi dihubungkan dengan sinyal ! 14. 0 2 5 10 15 16 17 22 23 27 30 ns RAW <= transport CLEAR after 3 ns SAW <= reject 4 ns inertial CLEAR after 5 ns …. gambarlah gelombang – gelombang pada sinyal RAW dan SAW. dan pernyataan penandaan sinyal konkuren. Jika sebuah sinyal RX. yaitu gelombang berikut pada sinyal CLEAR. 'Z'). '0' after 15 ns.Materi 5 DATAFLOW MODELING Self-Test Excercise : 10. '1' after 22 ns: 15. signal SEQUENCE: LOGIC_4: SEQUENCE <= '1' after 5 ns. '0'.

6 after 8 ns. 5 after 5 ns. Gunakanlah penandaan sinyal yang dipilih (selected signal assignment) untuk menjelaskan multiplekser 4 ke 1 ? 18.. … ---. end ADD_UP. begin for K in DRIVERS RANGE loop SUM := SUM + DRIVERS (K). … signal POP: ADD_UP INTEGER := 0. … POP <= 11 after 4 ns.Materi 5 DATAFLOW MODELING Self-Test Excercise : 17. … type INT_ARRAY is array (NATURAL range <>) of INTEGER … function ADD_UP (DRIVERS : INT_ARRAY) return INTEGER is variable SUM: INTEGER :=0.Berikut ini pernyataan penandaan sinyal dua sinyal konkuren : POP <= 1 after 2 ns. …. Dari fungsi resolusi berikut dan dua driver untuk POP. LANJUTAN . end loop return SUM. perlihatkan harga efektif pada sinyal POP. 2 after 11 ns. 1 after 12 ns. 3 after 7 ns.

. • Mendeskripsikan pernyataan dan deklarasi component. • Mendiskusikan bagaimana sinyal digunakan untuk menghubungkan component yang berbeda.Materi 6 STRUCTURAL MODELING OBYEK : • Penulisan model struktural.

Port komponen dapat dihubungkan dengan sinyal menggunakan posisi atau nama hubungan. mode dan type yang dipakai. . kemudian port harus diberi nilai eksplisit awal. dimana menjadi nilai port yang terbuka selama simulasi. nama. Sebelum contoh komponen dibuat harus dideklarasikan menggunakan deklarasi komponen. port menjadi port input.Materi 6 STRUCTURAL MODELING KEY POINTS : • • • • • • • • Pernyataan component instantiation adalah pernyataan serempak (concurrent). keyword open dapat dipergunakan. Sinyal yang dihubungkan ke port output komponen menyatakan sumber tunggal bagi sinyal tersebut. Deklarasi komponen meliputi deklarasi template dari komponen. Komponen-komponen saling berhubungan dengan menggunakan sinyal. Slices. Jika port komponen tidak digunakan. keterangan portportnya. arrays atau element dari array dapat dipergunakan pada hubungan sinyal dengan port komponen.

SAM. PAM.2 ! Dapatkah deklarasi komponen disertakan dalam deklarasi package ? Dapatkah kata kunci open digunakan hanya untuk port input ? Jenis port aktual manakah yang dapat menjadi ekspresi ? Jika sebuah sinyal dihubungkan ke port keluaran lebih dari satu kali. 7. … TAT: AND3 port map (open. end component. C: in_BIT. LAM).Materi 6 STRUCTURAL MODELING Self-Test Excercise : 1. 5. 4. PAM. dimanakah fungsi resolusi harus dispesifikasikan ? 8. Z: out_BIT). signal SAM. 3. LAM: BIT. 6. Dapatkah pernyataan component instantiation disertakan dalam pernyataan blok ? Tulislah model struktural untuk rangkaian multiplekser 4 X 1 seperti gambar 5. 2. .1 ! Tulislah model struktural untul flip – flop tipe D-latch seperti gambar 5. B. Error apakah yang terdapat pada kode fragmen VHDL berikut ? … component AND3 port (A.

. Menggabungkan komponen ke dalam entity atau configuration. Mendiskusikan generic dan penggunaannya untuk melewatkan informasi statis.Materi 7 GENERIC DAN CONFIGURATION OBYEK : Mendemonstrasikan pemakaian pasangan entity-architecture.

Materi 7 GENERIC DAN CONFIGURATION KEY POINTS : • Generic dipergunakan untuk melewatkan informasi konstan ke entity. pemisalan komponen. Entity dengan nama sama seperti komponen mesti ditempatkan pada working library. dan digunakan untuk menyebutkan kumpulan komponen ke pasangan entity-architecture. atau generate statement. Dalam architecture body. maka aturan default dipergunakan. informasi dapat dinyatakan pada deklarasi configuration. • Nilai dari generic dapat diletakkan pada beberapa tempat. seperti dalam map generic pada statement component instantiation. • • • • • • • • • • . Port dan nama generic harus mempunyai nama yang sesuai. entity atau configuration dapat juga digunakan langsung. atau dalam deklarasi generic pada deklarasi entity. Dapat juga digunakan untuk menyebutkan hirarki yang lengkap. Nilai generic dan hubungan port antara komponen dan entity dapat dinyatakan sebagai bagian dari ikatan informasi yang menggunakan peta generic dan peta portnya. Pemisalan berbeda dari komponen yang sama atau pemisalan dari komponen yang berbeda dapat digabungkan dalam entity yang sama. Ikatan antara port dan generic dapat ditunda. Jika pemisalan dari komponen berada dalam architecture body dan tidak ada ikatan diantaranya. Spesifikasi configuration tidak perlu menyebutkan semua ikatan. Ini juga menyebutkan contoh ke pasangan entity-architecture. block. Fungsi konversi dapat digunakan jika tipe dari port komponen tidak sesuai dengan tipe port entity. Configuration dapat disebutkan dengan menggunakan spesifikasi atau deklarasi configuration. jadi dapat dikompilasi terpisah. dalam spesifikasi konfigurasi. dalam deklarasi generic dari deklarasi komponen. Configuration dapat menyatakan hubungan antara komponen dan pasangan entity-architecture. Spesifikasi configuration disebutkan dalam architecture body. Pernyataan configuration adalah unit desain yang terpisah.

Dapatkah nama–nama port berbeda dalam satu komponen dan satu entity yang terbatas ? 5. Tulislah spesifikasi konfigurasi untuk entiti rangkaian MUX 4 X 1 yang dijelaskan pada bahasan sebelumnya ! 7.Materi 7 GENERIC DAN CONFIGURATION Self-Test Excercise : 1. Tulislah satu contoh dari N masukan generic gerbang XOR ! 3. Dapatkah aturan–aturan ikatan standar menunjukkan port–port antara satu komponen dan satu entity oleh nama ataukah oleh posisi ? 10. Kapankah fungsi–fungsi konversi diperlukan ? . sebuah deklarasi konfigurasi 6. Manakah dari hal–hal berikut dapat digunakan untuk menyebutkan ikatan dari hierarki lengkap : Sebuah spesifikasi konfigurasi atau. Dapatkah satu generic menjadi satu type ? 2. Dapatkah ikatan dari suatu pemisalan komponen hanya dispesifikasikan untuk pasangan entityarchitecture ? 9. Tulislah sebuah deklarasi configuration untuk entity flip – flop tipe D-latch yang dijelaskan pada bahasan sebelumnya ! 8. Perlihatkan sebuah deklarasi komponen dari N masukan generic gerbang XOR dan perlihatkan bagaimana generic dapat dilewatkan dengan menggunakan peta generic pemisalan komponen ? 4.

M: in STD_ULOGIC. entity AND2 is port (L. Komponen ini dibatasi oleh 2 masukan gerbang AND yang menggunakan tipe STD_ULOGIC untuk port – portnya. LANJUTAN . P: out STD_ULOGIC). Disini terdapat deklarasi komponen dari 2 masukan gerbang AND yang menggunakan tipe MVL untuk port–portnya. tetapi menggunakan pemisalan langsung dari entity (diasumsikan terdapat entity dalam library CMOS6) ! 12. B: in MVL. end component. Modelkan delay sebagai generic. Z: out MVL). Tulislah spesifikasi konfigurasi yang menspesifikasikan ikatan/batasan ! component AND_GATE port (A. end entity. ….1. sebagaimana terlihat di bawah ini.Materi 7 GENERIC DAN CONFIGURATION Self-Test Excercise : 11. Tulislah sebuah model untuk multiplekser 4X1 yang dijelaskan pada gambar 5. Tulislah deklarasi konfigurasi dan lewatkan harga–harga delay dengan menggunakan generic ! 13.1 menggunakan tipe struktural.. Tulislah deskripsi struktural dari rangkaian XOR seperti gambar 2.

Materi 8 SUBPROGRAM DAN OVERLOADING OBYEK : Menjelaskan fungsi dan prosedur. . Mendemonstrasikan penggunaan operator overloading subprogram.

Subprogram body berisi nama subprogram. Meski demikian. Fungsi dapat dinyatakan sebagai fungsi pure atau impure. suatu • • • • • • • • • prosedur dapat berisi wait statement yang menyebabkan penutupan proses tertunda. Fungsi pure adalah fungsi yang kembali bernilai sama setiap kali dipanggil dengan nilai parameter yang sama. mode dan tipe serta perhitungan yang dilakukan. Jika prosedur Call muncul dalam proses atau subprogram yang lain.Materi 8 SUBPROGRAM DAN OVERLOADING KEY POINTS : • Subprogram berupa fungsi atau prosedur. Pada fungsi impure nilainya kemungkinan tidak akan sama. . Statement return hanya dapat dipergunakan dalam subprogram. ini termasuk pernyataan sekuensial. Variabel yang dinyatakan dalam subprogram berbeda sifatnya dengan yang ada dalam proses. Prosedur Call dapat berupa penyataan sekuensial atau concurrent. • Prosedure boleh mengembalikan nilai nol dan mengeksekusinya dalam waktu nol. Subprogram didefinisikan menggunakan subprogram body. • Fungsi mengembalikan satu nilai dan mengeksekusinya dalam waktu nol. Ini menyebabkab subprogran keluar. Lainnya adalah pernyataan concurrent. Sifat dari subprogram dideskripsikan menggunakan statament sekuensial. Prosedur akan berpengaruh dengan cara modifikasi sinyal global dan variabel atau modifikasi parameter. Variabel dalam subprogram diinisialisasi setiap kali subprogram dipanggil dan berhenti setelah kembali dari subprogram. Fungsi Call adalah jenis dari ekspresi/ungkapan. parameter.

Suatu nilai dapat dilewatkan ke subprogram dengan menggunakan posisi atau nama hubungan.Materi 8 SUBPROGRAM DAN OVERLOADING KEY POINTS : • Prosedur Call concurrent dijalankan setiap kali terdapat event pada signal sehubungan dengan parameter • • • • • • • • • formalnya dengan mode in atau inout. LANJUTAN . …. Satu subprogram overload dapat menyembunyikan subprogram lainnya jika tipe parameternya sama. Signature digunakan untuk identifikasi khusus subprogram atau enumeration literal yang overload. Subprogram call dapat menjadi dua jika dua subprogram yang ada memiliki tipe parameter yang sama. Notasi operator standar atau standar fungsi call dapat digunakan untuk operator overload atau nonoverload. Seperti halnya pada subprogram. Hal ini menyatakan nama subprogram dan parameter dengan mode dan tipenya. Deklarasi subprogram berguna pada penulisan subprogram dalam package.. Deklarasi subprogram menyatakan interface ke subprogram. Dua atau lebih subprogram disebut overloaded jika memiliki nama yang sama. operator juga dapat mengalami overload dalam arti tidak sesuai dengan tipe yang telah ditentukan sebelumnya. Signature menyebutkan tipe parameter dari subprogram atau enumeration literal.

” apakah yang menjadi penyebabnya ? 11. Tuliskan fungsi konversi nilai dari tipe BIT_VECTOR ke integer. Bagaimana perbedaan fungsi call dengan prosedur call ? 7. Dapatkah prosedur memiliki peryataan return ? 5. Dapatkah prosedur Call concurrent memiliki pernyataan wait ? 4. asumsikan representasi besaran tidak ditentukan. Dimanakah signature digunakan ? 14. Kapankah dua subprogram dikatakan overload ? 9. . bagaimana cara mendeteksi operator overload yang sedang dipanggil ? 12. Berikan dua subprogram overload. berikan aproksimasi untuk membuat subprogram call unambiguous ! 10. jika terdapat error pada subprogram call misalkan “subprogram not declared. Pentingkah selalu dinyatakan suatu subprogram ? 8. Jika dua subprogram overload dan memiliki tipe parameter dan tipe hasil yang sama. Literal enumerasi memiliki deklarasi fungsi yang ekivalen untuk keperluan penentuan tipe parameter dan hasil. Termasuk fungsi pure atau impure jika tidak terdapat keyword eksplisit yang disebutkan pada spesifikasi fungsi ? 3. Dapatkah suatu fungsi tidak mempunyai parameter input ? 2. 13. Berikan deklarasi fungsi ekivalen untuk karakter A pada tipe predifined CHARACTER. Asumsikan bit terkanan adalah LSB. Saat operator overload digunakan.Materi 8 SUBPROGRAM DAN OVERLOADING Self-Test Excercise : 1. Bagaimana variabel dideklarasikan dalam subprogram berbeda dengan dalam proses ? 6.

21. Dapatkah prosedur call sekuensial selalu digunakan sebagai prosedur call concurrent ? 20. counter. Tuliskan fungsi overload untuk operator “or” yang mengerjakan argumen dari tipe SIGNED.. LANJUTAN . Contoh. 19. …. Jangan gunakan operator geser. Tuliskan fungsi yang menampilkan dekoding BCD ke 7-segment. Overload-kan fungsi soal no. Tuliskan fungsi yang menampilkan reduksi AND dari bit dalam suatu vector. 14 dengan menuliskan fungsi lain yang mengubah nilai tipe STD_LOGIC_ VECTOR ke nilai integer. 16.Materi 8 SUBPROGRAM DAN OVERLOADING Self-Test Excercise : 15. Asumsikan bahwa bit paling kiri adalah bit sign. 17. Asumsikan bahwa input sinyal adalah tipe UNSIGNED dan operator overload “+” (yang mengerjakan operand UNSIGNED dan INTEGER) tersedia. 18. jika COY adalah vector 3-bit. Tuliskan prosedur yang menampilkan geser kanan aritmatika dari parameter sinyal. type SIGNED is array (NATURAL range <>) of bit. Type SIGNED dideklarasikan sebagai berikut. Jumlah bit yang digeser juga disebutkan. Juga tuliskan deklarasi fungsinya. positive-edge triggered. Tuliskan prosedur yang dapat menggambarkan perilaku dari asynchronous preset clear. Tuliskan deklarasi fungsinya. fungsi return “COY(0) and COY(1) and COY(2)”.

Materi 9 PACKAGE DAN LIBRARY OBYEK : Menjelaskan konsep desain library. Menghubungkan item dalam suatu package dari unit desain lain dengan menggunakan konteks klausa. .

Item dinyatakan dalam pernyataan package dan dapat digunakan pada unit desain lainnya dengan menggunakan klausa. Package body dibutuhkan jika pernyataan package berisi pernyataan subprogram atau pernyataan constant tertunda.Materi 9 PACKAGE DAN LIBRARY KEY POINTS : • Package menyediakan tempat untuk menyimpan pernyataan yang sering digunakan. • Package digambarkan oleh pernyataan package dan pilihan package body. Package body dapat berisi pernyataan selain pernyataan subprogram dan constant. dan component. Dalam kasus tertentu. . File desain merupakan unit dasar yang dikompilasi menggunakan compiler VHDL. package body yang saling berhubungan berisi subprogram body dan pernyataan constant yang lengkap. berisi satu atau lebih unit desain. type dan • • • • • • • • subtype. seperti pernyataan constant. Compiler VHDL mengkompilasi file desain dan menyimpan deskripsi unit desainnya dalam library desain yang telah dirancang sebagai working library. • Pernyataan package dapat berisi bermacam-macam pernyataan. Kumpulan nama logika pada lokasi penyimpanan adalah host-specific. Setiap library desain memiliki nama logika. File desain berupa file teks yang berisi source VHDL. Library desain merupakan implementasi terpisah lokasi penyimpanan dimana unit desain terkompilasi dapat disimpan. Meski demikian. hal ini tidak dapat digunakan oleh unit desain lainnya.

Package ini merupakan standar IEEE (IEEE Std 1164-1993) yang terletak dalam library desain dengan nama logika IEEE. Sebelum kompilasi dilakukan. LANJUTAN . Klausa terpakai dapat digunakan untuk memilih item dalam package.Materi 9 PACKAGE DAN LIBRARY KEY POINTS : • Host environment harus menyediakan semua nomor library desain. • • • • salah satu dari library desain harus dirancang sebagai working library.. Library dan pemakaian klausa saling berhubungan dengan unit desain dan bukan merupakan dasar file desain. Unit desain harus dikompilasi untuk referensi. Package STD_LOGIC_1164 berisi sembilan nilai tipe logika dan operator fungsi overloadnya. dengan nama logika WORK. sebagai contoh bahwa pernyataan entity harus dikompilasi lebih dulu sebelum architecture body dapat dikompilasi. ….

Benar atau salah ? 6. Dapatkan sebuah entity declaration dan yang tergabung dalam architecture body memiliki nama yang sama ? 8.TEXTIO. Bagaimana kelompok dari logical name dari design library dan physical storage locations didefinisikan ? 7.” dengan lengkap diberikan kepada semua unit desain ? . diaplikasikan untuk semua subsequent unit desain dalam file desain. yang pertama kali dispesifikasikan dalam design file.Materi 9 PACKAGE DAN LIBRARY Self-Test Excercise : 1. Dapatkah package body berisi declaration selain subprogram declaration dan constant declaration ? 3. Dapatkah item yang dideklarasikan dalam package body dibuat visible untuk desain unit yang lain ? 4.all. Apakah penggunaan klausa “use STD. Benar atau salah? 9. Dapatkah package declaration mempunyai lebih dari satu package body yang tergabung didalamnya ? 5. Dapatkah package declaration berisi subprogram body ? 2. Library dan penggunaan klausa. Implementasi dari desain library dan menejemennya tidak didefinisikan oleh bahasa pemrograman.

Tulis “or” operator fungsi logika overloaded yang menjalankan type ini. Juga termasuk deklarasi komponen untuk 3-bit up-down counter. …. Tulis sebuah package UTI:LS yang berisi dua fungsi. TO_INTEGER. 12. Tulis sebuah package yang berisi daya overloaded function. Tulis package yang berisi deklarasi atribut timing.. Package telah dikompilasi ke dalam sebuah design library yang dinamakan ECL. 11. 15. LARGEST dan SMALLEST. yang dideskripsikan dalam lesson sebelumnya. Fungsi LARGEST mengembalikan nilai yang lebih besar dari dua bilangan integer.Materi 9 PACKAGE DAN LIBRARY Self-Test Excercise : 10. Tulis sebuah package yang mendeklarasikan 50 value logic type. Konteks klausa apakah yang harus digunakan untuk mendeskripsikan netlist jika package. yang diberikan berisi semua component declaration. COMP_DECL. Fungsi SMALLEST mengembalikan nilai yang lebih kecil dari dua bilangan integer. 14. Konteks klausa apa yang seharusnya digunakan unutk mengimport up-down counter component declaration yang diberikan dalam package yang dideskripsikan dalam pertanyaan sebelum ini ? Asumsikan behwa package telah dikompilasi ke design library dengan nama UTILITIES. LANJUTAN . 13.

Menggunakan keistimewaan seperti pernyataan entity. generate. dan atribut user-defined. .Materi 10 KEISTIMEWAAN LEBIH LANJUT OBYEK : Mendiskusikan beberapa keistimewaan lebih lanjut dari VHDL.

Jika signal dinyatakan sebagai suatu bus atau register dalam deklarasi signal. Konversi tipe mengijinkan pengubahan nilai dari satu tipe ke tipe lainnya. Guarded signal harus berupa resolved signal. Jika guarded signal ditetapkan sebagai nilai dibawah kontrol suatu guard dan mengalami kesalahan. Ekspresi dengan kualifikasi adalah salah satu tipe ekspresi yang secara eksplisit disebutkan. nilai efektifnya adalah nilai sebelumnya. . Alias dapat dinyatakan untuk objek atau item yang bukan objek seperti type. Tidak satu konversi tipe yang menyatakan secara langsung.Materi 10 KEISTIMEWAAN LEBIH LANJUT KEY POINTS : • Deklarasi entity dapat berisi deklarasi dan pernyataan khusus. • Pernyataan generate dapat mempunyai bagian deklaratif yang berisi pernyataan lokal ke pernyataan • • • • • • • • • generate. sinyal ini disebut guarded signal. Pada register guarded signal. Hal ini berguna dalam konteks dimana tipe ekspresi dibutuhkan secara eksplisit. • Hanya pernyataan pasif yang diijinkan sebagai pernyataan entity. Pada signal bus jika semua driver ke sinyal terputus nilai efektifnya dihitung dengan menggunakan fungsi pemecahan tanpa driver. jika semua driver terputus. driver ke sinyal akan terputus. Alias menyatakan nama lain untuk semua atau bagian dari suatu item. Konversi ini hanya diperbolehkan pada tipe-tipe yang relatif berdekatan. • Pernyataan generate untuk tiruan waktu elaborasi atau pernyataan concurrent terseleksi kondisi.

• Sebagai tambahan untuk atribut predefined. LANJUTAN .. …. Pernyataan blok dapat dengan sendirinya memiliki map port dan generic yang akan berkomunikasi dengan sinyal di luar pernyataan block.Materi 10 KEISTIMEWAAN LEBIH LANJUT KEY POINTS : • Waktu putus dari sinyal disebutkan dengan menggunakan spesifikasi pemutusan. Pernyataan block dapat digunakan untuk pemodelan hirarki. • Atribut user-defined dinyatakan dengan menggunakan deklarasi attribute. Item tertentu dengan sifat tertentu dapat dikelompokkan dalam suatu group. atribut dapat dinyatakan sendiri. • Atribut user-defined digunakan untuk memasukkan informasi constant ke item. Nilainya sesuai dengan • • • spesifikasi atributnya. Template groupnya dinyatakan dengan menggunakan pernyataan group template dan item yang membentuk group disebutkan dengan menggunakan deklarasi group. Target dari sinyal atau variabel tetap dapat berupa target aggregate. sebagai kumpulan sinyal atau variabel.

’0’. 11. 6. Benar atau salah? Dapatkan ganerate statement ditulis bersamaan dengan generate statement yang lain ? Loop parameter untuk skema for-generate dideklarasikan dengan lengkap.Materi 10 KEISTIMEWAAN LEBIH LANJUT Self-Test Excercise : 1. Type SIGNED_MVL is array (NATURAL range <>) og MVL. 8. 7. Statement apakah yang diperbolehkan sebagai enetity statement ? Generate statement merupakan concurrent statement. 10. 9. Deklarasi apakah yang terdapat dalam contoh berikut ? G1 : for K in 0 to 12 generate … end generate. Benar atau salah ? Apakah type-type berikut mempunyai hubungan yang dekat (sehingga implicit conversion dapat terjadi) ? Type SIGNED_BIT is array (NATURAL range<>) of BIT. 2. 12. . Guarded signal dapat ditentukan sebuah value yang tidak di bawah kendali guard expression. Type MVL is (‘X’. 4.Z’). 3. Benar atau salah ? Bagaimana memutuskan (disconnect) watku yang dispesifikasikan? Dengan jalan ekspilist apakah untuk memutuskan driver ? Dapatkah sebuah atribut user-defined yang ditentukan sebuah value menggunakan assignment statement ? Bagaimana sebuah group dideklarasikan ? Tuliskan sebuah concurrent assertion statement dalam sebuah entity declaration dari D-type flipflop dimana akan memberikan warning massage jika pulsa clock kurang dari 1 ns. Sebuah alias dapat dispesifikasikan untuk type. 5.’1’.

Type WEATHER is (WINTER.Materi 10 KEISTIMEWAAN LEBIH LANJUT Self-Test Excercise : 13. Diberikan. LANJUTAN .SPRING..MONSOON.FALL).SUMMER. Variable CUE: STD_LOGIC_VECTIOR(4 to 10). Apakah : WHEATHER‟LEFT WHEATHER‟RIGHT WHEATHER‟LOW WHEATHER‟ASCENDING CUE‟LENGTH CUE‟ASCENDING CUE‟SIMPLE_NAME WHEATHER‟SUCC(SUMMER) WHEATHER‟PRED(WINTER) WHEATHER‟LEFTOF(SPRING) WHEATHER‟RIGHTOF(MONSOON) CUE‟LEFT CUE‟RIGHT CUE‟LOW CUE‟HIGH CUE‟RANGE CUE‟REVERSE_RANGE ….

‟1‟ after 5ns. „0‟ after 14ns. kita ingin merubah semua type ke type STD_LOGIC. PREZ <= „0‟. Kita telah menggunakan type MVL dalam suatu model. Jelaskan mekanisme menggunakan alias yang dapat kita gunakan untuk mewakili MVL menggunakan STD_LOGIC.. ‟1‟ after 18 ns. „1‟ after 22ns. Apakah perbedaan antara UNSIGNED(AX) dan UNSIGNED‟(AX) ? …. 16. Diberikan signal waveform berikut.Materi 10 KEISTIMEWAAN LEBIH LANJUT Self-Test Excercise : 14. Type UNSIGNED is array (NATURAL range <>) og BIT Variable AX: BIT_VECTOR(0 to 3). Berikutnya. „1‟ after 11ns. Diberikan. Apakah yang dilakukan signal berikut ? PREZ‟DELAYED (3 ns) PREZ‟STABLE PREZ‟QUIET Kapankah PREZ‟EVENT true ? Bagaimana PREZ‟LAST_EVENT pada 17ns ? Bagaimana PREZ‟LAST VALUE pada 10ns ? 15. LANJUTAN .

dan atribute user-defined. generate. . Menggunakan keistimewaan seperti pernyataan entity.Materi 11 SIMULASI MODEL OBYEK : Mendiskusikan beberapa keistimewaan lebih lanjut dari VHDL.

stimulus generation dan mekanisme monitoring yang tersedia pada bahasa pemrograman itu sendiri. Sebagai tambahan. . Sebagai gantinya. yaitu. digunakan IEEE standard STD_LOGIC_1164 package yang mendefinisikan 9-value logic type. kita perlu mengetahui type yang digunakan dalam pemodelan port component. Waveform dibangkitkan dengan menggunakan signal assignment statement. kita perlu mendefinisian logic value dari rangkain yang kita miliki. Dari component library vendor diharapkan untuk mendapat entity dan architecutre declaration untuk semua component dan package yang berisi component declaration. kemudian kita perlu untuk mendifinsikan type dan operator fungsi overloaded dalam package. Test bench dapat ditulis dengan menggunakan VHDL.Materi 11 SIMULASI MODEL KEY POINTS : • • • • • • Sebelum memulai pemodelan. Jika type dari predefined type penting. Vector yang diaplikasikan untuk test bench dapat secara optional dibaca dari file teks dan dibandingkan dengan present value yang diharapkan pada file teks.

Tuliskan kode VHDL untuk membangkitkan gelombang berikut.Materi 11 SIMULASI MODEL Self-Test Excercise : 1. Tuliskan kerangka kode yang menunjukkan cara membaca nilai dari type STD LOGIC VECTOR dari sebuah file teks. dalam signal RGB. Buatlah clock dengan periode on dan off 3ns dan 10ns .force”: FORCE1 0 ns FORCE0 5 ns FORCE1 12 ns FORCE0 27 ns FORCE1 32 ns . Tuliskan dalam VHDL code untuk membangkitkan gelombang berikut '1' 'U' '0' 0 3 one cycle 6 10 13 16 20 ns 3. yang dispesifikasikan dalam file teks “ckt. 4. 2.

. nilai ketiga merupakan opcode dan nilai keempat merupakan hasil yang diharapkan. 8. Nilai set untuk input disediakan dalam test bench itu sendiri sebagai array of records. yang diberikan dalam file teks “ckt. Tuliskan sebuah test bench untuk comparator ALU. LANJUTAN . …. Tuliskan sebuah test bench untuk problem 1101 sequence detector yang diberikan pada Lesson 3. Juga cetak beberapa nilai yang mismatch untuk output. 7. Nilai input disediakan dalam file teks dan berbentuk : 101 110 00 FALSE 000 110 01 TRUE 011 110 11 FALSE 000 111 10 FALSE 111 000 11 TRUE Dua yang pertama merupakan nilai operand.Materi 11 SIMULASI MODEL Self-Test Excercise : 5.expext”: EXPECT1 0 ns EXPECT0 5 ns EXPECT0 15 ns EXPECT1 27 ns EXPECT0 32 ns 6. dalam signal CORE. Tuliskan sebuah test bench untuk rangkaian adder. Sediakan input sequence dan nilai yang diharapkan (expected value) sebagai array dalam test bench. Tuliskan kode VHDL untuk membandingkan respon yang diinginkan.

Materi 12 CONTOH HARDWARE MODELING OBYEK : Menerapkan keistimewaan bahasa pemrograman untuk memodelkan hardware yang sesungguhnya. .

State machine dapat dimodelkan dengan menggunakan case statement dalam process statement. Signal dapat juga digunakan untuk memodelkan flip-flop. Memory dapat dimodelkan sebagai variable 2-dimensi.Materi 12 CONTOH HARDWARE MODELING KEY POINTS : • • • • • • • • • Interface dari sebuah desain dimodelkan menggunakan entity declaration. sebagai contoh. Sebuah architecture body mendeskripsikan desain internal. ketika diberikan control clock. Kita dapat mencampur tiga style model utama dalam beberapa cara untuk membuat model yang kita desain. Hati-hati ketika membaca dan menentukan nilai pada signal dalam proses. Wire dapat dimodelkan menggunakan signal. Generate statement sangat berguna dalam pemodelan repetitive logic. Gunakan transport delay untuk memodelkan pure wire delay. Signal mendapatkan nilai setelah delay. Gunakan variable sebagai temporari ketika dibutuhkan. tidak langsung. .

Deskripsikan D-flip-flop menggunakan konstruksi behavioral. Setiap kembalian harus dikembalikan. clock dan parallel-out. paralelin. 3. Tuliskan sebuah model VHDL untuk 4-bit shift register dengan serial-in. Hanya nikel dan dimes yang diterima. . 4. 5. 2.Materi 12 CONTOH HARDWARE MODELING Self-Test Excercise : 1. Tuliskan model behavior untuk flip-flop dengan synchronous preset dan clear. Deskripsikan 8-bit register dengan menggunakan D-flip-flop. Tuliskan sebuah model VHDL untuk dekoder logika BCD to 7-segment menggunakan pernyataan signal assignment terpilih. Tuliskan model VHDL untuk drink machine yang dapat mengeluarkan jus mangga dengan harga 15 sent.