VHDL

RANC. SISTEM ELEKTRONIKA
Oleh : ir.S O E T I K N O DOSEN -JTE ELEKTRONIKA

PENGANTAR
Tentang VHDL
VHDL adalah bahasa untuk mendeskripsikan hardware elektronika digital; singkatan dari VHSIC Hardware Description Language. VHDL merupakan standar IEEE/ANSI dan Departemen Pertahanan US. Pertama kali dipublikasikan oleh IEEE pada tahun 1987, dengan label IEEE Std 1076-1987. Bahasa ini telah mengalami modifikasi dan revisi, dengan versi terbaru berlabel IEEE Std 1076-1993.

Referensi
• A VHDL Primer: Revised Edition, “J. Bhasker, Prentice Hall Inc. (ISBN 0-13181447-8). • IEEE Standard VHDL Language Reference Manual, Std 1076-1993, IEEE, NY, 1993 • IEEE Standard Multivalue Logic System for VHDL Model Interoperability (Std_Logic_1164), Std 1164-1993, IEEE, 1993. • Bhasker, J., A Guide to VHDL Syntax, Englewood Cliffs, NJ: Prentice-Hall, 1995, ISBN 0-13-324351-6.

MATERI
            

Pengantar Materi 1 Materi 2 Materi 3 Materi 4 Materi 5 Materi 6 Materi 7 Materi 8 Materi 9 Materi 10 Materi 11 Materi 12

Pendahuluan Tutorial Elemen Dasar Bahasa Behavioral Modelin Dataflow Modeling Structural Modeling Generics dan Configurations Subprogram dan Overloading Packages dan Library Keistimewaan Lebih Lanjut Simulasi Model Contoh Hardware Modeling

. Menyimpulkan konsep desain entity (entity design).Materi 1 PENDAHULUAN OBYEK : Menjelaskan tentang sejarah VHDL. Menjelaskan tentang kemampuan utama dari VHDL.

dengan nama IEEE Std 1076-1993. disebut STD_LOGIC_1164.Materi 2 PENDAHULUAN KEY POINTS : • VHDL singkatan dari VHSIC Hardware Description Language. • External view menyatakan interface dari rancangan. • Distandarisasi ulang pada tahun 1993. • Distandarisasi pertama kali oleh IEEE pada tahun 1987. . • VHDL pertama kali dikembangkan untuk Departemen Pertahanan US. • VHDL dapat digunakan untuk menggambarkan desain elektronika digital pada beberapa tingkat abstraksi. . . Suatu rancangan mungkin memiliki satu atau lebih internal view. • Beberapa kemampuan VHDL antara lain : .mendukung hirarki. dari skala tingkat algoritma hingga tingkat gate. dengan nama IEEE Std 1076-1987.dapat digunakan sebagai exchange medium. disebut dengan entity design. • Tiap external view dan salah satu darinya berkaitan dengan internal view.mendukung metodologi top-down dan bottom-up. Standar ini disebut IEEE Std 1164-1993. • Internal view menyatakan fungsi atau struktur dari rancangan. • Desain digital digambarkan dalam VHDL dengan menggunakan external view dengan satu atau beberapa internal view. • Sembilan nilai logika paket.tipe data baru dapat disebutkan. distandarisasi oleh IEEE untuk membantu di dalam interoperability model VHDL.test bench dapat dituliskan menggunakan bahasa ini. • Desain digital dapat juga digambarkan dalam VHDL dengan menggunakan beberapa external view yang berbeda. . . yang secara bersama-sama merupakan representasi tertentu dari device.

Hal apakah yang menjadi latar belakang pengembangan IEEE Std 1164-1993 ? 7. Apakah tiga jenis style deskripsi dasar yang didukung oleh VHDL ? 8. Pada tahun berapa VHDL pertama kali distandarisasi oleh IEEE ? 2. Dapatkah suatu desain memiliki lebih dari satu internal view ? . Dapatkah driver dan monitor dituliskan menggunakan VHDL ? 6.Materi 1 PENDAHULUAN Self-Test Excercise : 1. Hal apakah yang menjadi latar belakang pengembangan VHDL ? 3. Apakah kelebihan VHDL yang dapat digunakan untuk menggambarkan parameter desain ? 4. Dapatkah timing digambarkan dalam VHDL ? 5.

dataflow dan structure).Materi 2 TUTORIAL OBYEK : Mendiskusikan sifat/ciri pemodelan utama VHDL (style sequential behavior. . Mendemonstrasikan proses kompilasi dan simulasi dari VHDL.

Materi 2 KEY POINTS : TUTORIAL • Entity saat digunakan dalam entity lainnya menjadi komponen bagi entity tersebut. • Architecture body menggambarkan internal view dari entity dengan menggunakan style sequential behavior. • Entity declaration menyatakan interface dari entity. • Ekspresi pada sisi sebelah kanan dari concurrent signal assignment dikomputasi setiap ada event pada signal yang digunakan. architecture body berisi satu set komponen yang saling berhubungan. • Komponen dinyatakan menggunakan component declaration dan dihubungkan menggunakan signal. • Entity pada kondisi minimal. dataflow. architecture body. • Package declaration dan package body berisi kumpulan deklarasi sejenis yang dapat dibagi dengan unit-unit desain yang berbeda. • Pada model structure. • Pada model behavioral. dan package body. delta delay diasumsikan. configuration declaration. package declaration. yang dieksekusi secara sekuensial dalam zero time. • Untuk setiap port yang dinyatakan dalam entity declaration. • Unit-unit desain untuk menggambarkan entity: entity declaration. tipe port dan mode port juga disebutkan. . • Port adalah tempat dimana sinyal dapat berhubungan dengan lingkungan luar. • Configuration declaration menyatakan hirarki dari rancangan. • Pernyataan concurrent signal assignment digunakan untuk menggambarkan fungsi dari entity dengan menggunakan dataflow style. terdiri dari satu entity declaration dan satu architecture body. kumpulan pernyataan sekuensial digambarkan dalam process declaration. structure atau mixed. jika tidak terdapat delay. Nilai komputasi selanjutnya dihubungkan ke target (sisi sebelah kiri) setelah delay tertentu.

LANJUTAN . proses akan meresume eksekusi setelah kondisi tunda dipenuhi atau interval time-out dilewati. • Value dapat diberikan secara langsung ke variable. Jika keduanya tidak ada. Kemudian ditunda jika terdapat sensitivity list atau pernyataan wait. • Jika pernyataan process mempunyai pernyataan wait.. …. • Package declaration digunakan untuk menyimpan kumpulan deklarasi yang sering dipakai. Signal tidak dapat dinyatakan dalam proses atau subprogram. Sangat penting jika package declaration yang berhubungan berisi constant declaration yang ditangguhkan atau subprogram. • Ketiga model dari style dapat digabungkan dalam model tunggal.Materi 2 TUTORIAL KEY POINTS : • Pernyataan process dieksekusi pertama kali saat fase inisialisasi dari simulasi. • Configuration declaration digunakan untuk menyebutkan hirarki dari entity. • Package body selalu dihubungkan dengan package declaration. sementara jika akan diberikan ke suatu signal harus setelah delay tertentu. Hal ini menyatakan architecture body yang dipilih serta kumpulan komponen di dalamnya ke entity yang terletak pada library desain. • Variable dapat dinyatakan dalam proses dan subprogram. • VHDL analyzer mengkompilasi file desain (berisi satu atau lebih unit desain) dan menyimpan setiap unit desain hasil kompilasinya dalam library yang dinyatakan sebagai working library. pernyataan process merupakan loop tak terbatas selama inisialisasi. • Pernyataan process dieksekusi ulang jika terdapat event dalam signal manapun pada sensitivity list.

. • Package yang ada: STANDARD dan TEXTIO. dimana pemetaannya pada lokasi fisik tertentu dinyatakan secara eksternal dalam host environment. ….Materi 2 TUTORIAL KEY POINTS : • Library desain merupakan implementasi khusus tempat penyimpanan dalam host environment dimana deskripsi yang telah dikompilasi dapat disimpan. jadi bukan menjadi bagian dari bahasa. simulation. • Tiga step simulasi: elaboration. STD ULOGIC VECTOR dan STD LOGIC VECTOR. • Simulasi selanjutnya didasarkan pada waktu dari event selanjutnya. Keduanya terletak pada library desain STD. • Satu atau lebih library desain yang ada harus memiliki nama logika. initialization. STD_LOGIC. • STD_LOGIC_1164 terletak pada library desain dengan nama IEEE. pasangan entity-architecture top-level atau nama konfigurasi disebutkan. Tipe-tipe dasarnya adalah STD_ULOGIC. LANJUTAN . • Selama fase inisialisasi setiap proses dieksekusi satu kali dan semua sinyal diberi harga awal. • Untuk simulasinya.

. Dapatkah suatu variabel dinyatakan di luar proses ? 5. Apakah shared variable itu ? 6. Unit desain yang mana yang digunakan untuk menggambarkan fungsi internal atau struktur dari desain ? 3. Pernyataan concurrent primer manakah yang digunakan untuk menggambarkan style structural dari suatu desain ? 4. 2. Delay diberikan sebagai berikut. Dapatkah deklarasi component ditempatkan pada package declaration ? 9.Materi 2 TUTORIAL Self-Test Excercise : 1. tulislah model VHDL untuk logika exclusive-or. Dua hal apakah yang dapat menyebabkan tertundanya suatu proses ? 8. Dengan menggunakan deskripsi style dataflow. Bagaimanakah port komponen dan sinyal dihubungkan ? 7. Sebutkan lima macam unit desain. Apakah working library itu ? 10. Pada fase manakah proses dieksekusi satu kali dari suatu simulasi ? 11.

Perhatikan kode berikut ini. MVL. Mengapa terdapat error pada akhir pernyataan concurrent signal assignment ? …. end. „1‟. Entity EX_OR is port (A: in BIT.Materi 2 TUTORIAL Self-Test Excercise : 12. begin ABAR <= not A. architecture TEST of EX_OR is signal B_ABAR: BIT.. „Z‟. B_ABAR <= ABAR and B. dengan nilai „X‟. ABAR: out BIT). 13. „0‟. LANJUTAN . end. Di dalam package juga dituliskan fungsi konversi nilai MVL ke nilai BIT. Tuliskan package yang menyatakan 4 nilai tipe enumerasi.

Materi 3 ELEMEN DASAR BAHASA OBYEK : Menerangkan dasar dari bahasa VHDL Menjelaskan: type. operation dan identifiers. .

• Object declaration menyatakan klasifikasi data object. • Jenis-jenis type: enumeration. signal. • Keyword merupakan reserved word dan tidak dapat digunakan sebagai identifier. physical. tipe serta harga awalnya jika ada. • Comment dapat dimulai dimana saja pada suatu baris. floating point. integer. write-only atau append-only. dan incomplete. multiplying dan miscellaneous operator. shift. record. • Subtype adalah type dengan suatu constraint. relational. adding. file. • Extended identifier ditulis diantara backslash serta merupakan case sensitive. • Predefined operator yang ada: logical. • Klasifikasi data object: constant. readonly. • Literal adalah suatu nilai dari type.Materi 3 ELEMEN DASAR BAHASA KEY POINTS : • Dua jenis identifier: basic identifier dan extended identifier. array. access. variable dan file. diawali dengan dua garis putus-putus serta berakhir pada akhir baris. • Type adalah kumpulan nilai dimana operasi tertentu diijinkan. . Untuk file. object declaration menyatakan jenis file.

0034 Amp dalam type CURRENT yang didefinisikan pada hal 39 dari bacaan ? Apakah operasi yang diijinkan pada type juga sama halnya dengan pada semua subtype-nya ? Apakah unconstrained array type itu ? Apakah “0010” suatu literal dari type BIT_VECTOR atau STRING ? Manakah dari berikut ini yang merupakan basic identifier. 13. 4. 7. COT dari type STD LOGIC_VECTOR dengan ukuran 5 bit. Nyatakanlah 3 signals. CNT. keyword dan illegal identifier: _wait CL_CK \-----------\ ABCDeF _TEMP \?______\ \block\ 1 hot CONST_ _01 A+1 ACK report end WHY NOT ME Nyatakanlah constant STROBE dari type TIME dengan nilai 1. 2. Nyatakanlah variable IS_FOUND dari type BOOLEAN dengan nilai awal FALSE. 6. 11. extended identifier. 3. dan inisialisasi setiap elemen dalam array dengan „0‟. .8 ns. Nyatakanlah type enumeration CHAR2INT dengan range karakter dari „0‟ sampai dengan „9‟. 9. 5. 12. Type manakah yang merupakan composite type ? Apakah extended identifier \wait\ berbeda dengan keyword wait ? Apakah based literal 2#101_110# suatu integer literal ? Nomor berapakah posisi dari integer literal 30 dalam predifined type INTEGER ? Nomor berapakah posisi dari literal 0.Materi 3 ELEMEN DASAR BAHASA Self-Test Excercise : 1. 8. ARG. 10.

Materi 3 ELEMEN DASAR BAHASA Self-Test Excercise : 14. Apakah perbedaan antara array dengan record ? 18. Apakah type kembali untuk semua operator predefined relational ? …. Apakah perbedaan antara type unconstrained array dan constrained array ? Pada kondisi bagaimanakah lebih diinginkan menggunakan type unconstrained array dibandingkan type constrained array ? 19. apakah nilai awal dari signal ketika simulasi dimulai ? 17. Nyatakanlah signal untuk type ini. Nyatakanlah array tiga dimensi. Sub-unitnya mV. LANJUTAN . Jika tidak disebutkan nilai awal pada signal declaration. 15. kecuali bit 14 dan bit 6 yang harus diset ke „0‟. Kemudian sebutkan dimensinya dalam pernyataan untuk variable. “1101”.. B”0011” ? 16. dan Volt. 24. Nyatakanlah type physical VOLTAGE dengan range 0 hingga 10_000. Nyatakanlah constant dari type BIT_VECTOR dengan range indeks dari 0 sampai 24. Nyatakanlah variable untuk type ini. Nyatakanlah variable dari tipe ini dan inisialisasi dengan nilai 0. Nyatakanlah record yang dapat menahan informasi tentang nama personal. Setting semua elemennya ke „1‟. Berapakah nilai awal untuk setiap elemen dalam array ? 20. nomor jaminan sosial dan umur. Jenis literal apakah berikut ini: 23. Tentukan nilai (“JBOND”. 23) ke signal. 8 x 16 x 1024. Apakah operator + dan . Nyatakanlah signal untuk type ini. “001-02-0123”. 8#34_72#. Tentukanlah tipe integer dengan nilai antara -15 hingga +15. tiap elemen merupakan type BOOLEAN. Nyatakanlah array tiga dimensi di atas sebagai unconstrained array. 21. 23. Dapatkah array multi-dimensi menjadi constrained parsial ? 22.telah ditentukan pada type BIT_VECTOR ? 25.

Materi 3

ELEMEN DASAR BAHASA
Self-Test Excercise :
26. Sebutkan empat macam type predefined dan satu macam subtype predefined. 27. Nyatakanlahtype record COMPLEX dengan dua elemen, REAL_FLD dan IMAG_FLD. Nyatakanlah signal untuk type ini dan inisialisasi dengan nilai (2,4). Bagaimanakah elemen dari signal record diakses ? 28. Type declaration yang diberikan : type MLV is („X‟, „0‟, „1‟, „Z‟); Nyatakanlah subtype dengan nilai hanya „X‟, „0‟, „1‟.

….. LANJUTAN

Materi 4

BEHAVIORAL MODELING
OBYEK : Ž Mendiskusikan model behavioral style yang mendukung VHDL. Ž Mendemonstrasikan pengertian hal yang membuat process
statement dieksekusi dan bagaimana sequential statement di dalamnya dieksekusi. Menjelaskan variasi sequential statement yang dapat ditulis di dalam process statement termasuk - if statement - case statement - loop statement - assertion statement - wait statement, dsb.

Ž

Materi 4

BEHAVIORAL MODELING
KEY POINTS :
• • • • • • • • • • • • • • • • • • Process statement memodelkan behavioral sekuensial. Process statement adalah pernyataan concurrent yang ada di dalam architecture body. Pernyataan sekuensial berada dalam process statement . Contoh dari pernyataan sekuensial: if statement, case statement, dan variable assigment statement. Process statement dapat berupa state tertunda atau yang sedang dieksekusi. Penangguhan process statement terjadi ketika terdapat sensitivity list atau wait statement. Jika terdapat event (perubahan nilai) pada signal dalam sensitivity list, maka proses dijalankan. Setelah pernyataan terakhir dijalankan di dalam proses maka proses akan ditangguhkan. Jika di dalam proses terdapat sensitivity list, maka tidak mempunyai wait statement. Jika dalam proses terdapat satu atau lebih wait statement, maka proses tidak dapat mempunyai sensitivity list. Jika process statement mempunyai wait statement, maka proses ditangguhkan ketika wait statement dijalankan. Ketika kondisi tunda sudah terpenuhi atau time out terjadi, maka proses akan menjalankan pernyataan selanjutnya. Setiap proses pertama kali dijalankan diawali fase inisialisasi pada simulasi. Pernyataan variabel di dalam proses menyimpan nilai saat proses penangguhan. Signal tidak dapat dinyatakan dalam proses. Variabel selalu mempunyai nilai instan, sedangkan sinyal selalu ditandai dengan nilai setelah delay. Proses selalu dijalankan dalam waktu nol. Exit statement atau next statement hanya muncul pada loop statement. Terdapat dua macam delay yang digunakan dalam penentuan signal: inertial dan transport. Nilai defaultnya adalah inertial. Architecture body dapat berisi banyak proses. Proses tunda adalah salah satu yang dieksekusi terakhir dari semua delta waktu simulasi yang diberikan.

Model delay apakah yang digunakan pada penyerahan sinyal (signal assignment) jika tidak tersedia keyword (inersia atau transpor) secara eksplisit ? 13. Benar atau salah ? 14. buatlah sinyal gelombang clock dengan perioda off 5 nanodetik dan perioda on 10 nanodetik ! Dapatkah pernyataan next menyebabkan sebuah loop untuk keluar ? Pada model delay inersia.Materi 4 BEHAVIORAL MODELING Self-Test Excercise : 1. Pada sebuah penyerahan sinyal (signal assignment) beserta sinyal gelombang berlipat. 4. Dapatkah nilai keluaran port dibaca ? Sebutkan tiga pernyataan concurrent yang terdapat dalam architecture body ? Dapatkah sebuah variabel atau sinyal digunakan untuk melewatkan informasi antara dua proses ? Berapa banyak architecture body yang dapat dimiliki oleh sebuah entity ? Apakah yang dapat menyebabkan sebuah proses tidak berjalan (tidak berfungsi) ? Kapankah sebuah proses pertama kali dieksekusi ? Dapatkah variabel-variabel yang dideklarasikan dalam sebuah proses mempertahankan harganya ketika proses berhenti (tidak berjalan) ? Apakah perbedaan antara variable assignment dan signal assignment ? Dengan menggunakan pernyataan wait. 8. ? 12. 9. 11. 7. 2. 5. 3. apakah batas rejeksi pulsa jika ia tidak dispesifikasikan secara eksplisit 10. 6. hargaharga delay sesuai dengan yang kita inginkan. Properti khusus apakah yang dimiliki proses ? .

Tulislah model VHDL dengan menggunakan pernyataan proses state machine berikut ini : Masukan (GAK) Kondisi Sekarang Kondisi berikutnya Keluaran (ZUK) 0 NO_ONE NO_ONE 0 1 NO_ONE ONE_ONE 0 0 ONE_ONE NO_ONE 0 1 ONE_ONE TWO_ONE 0 0 TWO_ONE NO_ONE 0 1 TWO_ONE THREE_ONE 1 0 THREE_ONE NO_ONE 0 1 THREE_ONE THREE_ONE 1 16. LANJUTAN . Jelaskan sifat dari flip flop JK menggunakan pernyataan proses ! 19. 17. Apakah default dari tingkat kekerasan (severity level) jika tidak terdapat ekspresi kekerasan pada pernyataan yang dimasukkan ? 18. ….. Apakah J pada pernyataan loop dibawah ini perlu untuk dideklarasikan ? for J in1 to 10 loop … end loop. Tulislah pernyataan masukan (asserted statement) yang memeriksa bahwa sinyal CLK tidak pernah mempunyai harga 'Z'.Materi 4 BEHAVIORAL MODELING Self-Test Excercise : 15.

Jika jumlah 1 melebihi jumlah 0. Perlihatkan sinyal gelombang pada sinyal WIN setelah pernyataan proses mengeksekusi type STD_ULOGIC is ('U'. end process. EQ. LE. Data masukan hanya diperiksa jika sinyal masukan (input) DATA_READY adalah '1'.'H'. Data pada sinyal masukan diperiksa pada setiap tepi naik dari Clock.Materi 4 BEHAVIORAL MODELING Self-Test Excercise : 20. Sinyal kontrol adalah bertipe enumerasi: type COMP_CTRL is (LT.'1'. NE) 21.'W'.'L'. keluaran menjadi benar. GT. LANJUTAN .'Z'. Perlihatkan dua pendekatan untuk mendeteksi tepi clock ! 24. …. Jelaskan sifat dari rangkaian mayoritas. jelaskan sifat dari rangkaian komparator yang membandingkan dua sinyal WUMP dan LUMP. Masukannya adalah vektor 16-bit.. GE. Menggunakan pernyataan proses. Jelaskan sifat dari rangkaian yang menset keluaran SAM ke '1' jika pola 1101 ditemukan pada sinyal masukan GUS.'-').'X'. signal WIN: STD_ULOGIC. … process begin WIN <= transport '1' after 7 ns WIN <= transport '0' after 22 ns WIN <= transport 'Z' after 18 ns wait. 23.'0'. 22.

wait. …. WIN <= transport 'Z' after 15 ns. Sinyal WIN merupakan tipe yang sama seperti pada pertanyaan sebelumnya. end process. process begin WIN <= transport '0' after 6 ns. wait. '0' after 22 ns. WIN <= 'Z' after 30 ns.Materi 4 BEHAVIORAL MODELING Self-Test Excercise : 25. '1' after 12 ns. '0' after 31 ns. '0' after 30 ns. Perlihatkan gelombang pada sinyal WIN setelah pernyataan proses berikut dieksekusi. 'X' after 18 ns. end process. LANJUTAN . 26. '1' after 30 ns. Perlihatkan gelombang pada sinyal WIN apabila pernyataan proses berikut dieksekusi process begin WIN <= reject 3 ns inertial '0' after 12 ns. WIN <= reject 15 ns inertial '1' after 25 ns..

Materi 5 DATAFLOW MODELING OBYEK : • Mendemonstrasikan dan mengerti tentang model dataflow . . • Menggunakan pernyataan concurrent signal dan block.

Jika sinyal memiliki lebih dari satu driver. Sifatnya hampir sama dengan if statement pada proses. maka fungsi resolusi dibutuhkan. Fungsi resolusi didefinisikan oleh pemakai. fungsi dipanggil setiap kali driver yang bersesuaian aktif. . Pernyataan signal assignment kondisional juga merupakan pernyataan serempak. Fungsi resolusi dapat ditempatkan dalam pendeklarasian sinyal atau subtype. Pernyataan concurrent signal assignment dieksekusi ketika terdapat event pada signal pada sisi sebelah kanan dari ekspresi gelombang dalam pernyataan assignment. tidak berdasarkan urutan sekuensialnya pada architecture body.Materi 5 DATAFLOW MODELING KEY POINTS : • Dataflow behavior digambarkan dengan menggunakan pernyataan concurrent signal assignment. Concurrent signal assignment dapat dituliskan dalam architecture body pada urutan manapun. Tetapi pernyataan concurrent signal assignment tidak dapat diletakkan dalam proses atau subprogram. Pernyataan dieksekusi berdasarkan event yang muncul pada signal. memiliki sifat yang sama dengan case statement. • Pernyataan concurrent signal assignment mempunyai syntax yang sama dengan pernyataan • • • • • • • • • signal assignment yang terdapat pada pernyataan proses. Setiap concurrent signal assignment membuat driver untuk sinyal yang dikendalikannya. Nilai yang tidak dapat dipengaruhi dapat dipergunakan untuk sinyal untuk mengidentifikasikan tidak ada perubahan pada harga driver. Pernyataan signal assignment terpilih juga merupakan pernyataan serempak.

Sehingga. yang terjadi ketika terdapat event pada signal yang digunakan pada ekspresi assert. pernyataan ini dieksekusi melalui kontrol guard expression. Pernyataan concurrent signal assignment dalam pernyataan blok dapat memiliki keyword guard.. Dapat digunakan untuk mendeskripsikan desain • • pada hirarki. Pernyataan concurrent assertion memiliki syntax yang sama dengan pernyataan sequential assertion. LANJUTAN . Perbedaaanya terletak pada waktu eksekusi concurrent assertion. Juga dipakai untuk me-nonfungsikan driver. ….Materi 5 DATAFLOW MODELING KEY POINTS : • Pernyataan block adalah pernyataan concurrent.

pernyataan apa yang dipengaruhi ini ? 4. Dapatkah variabel dan sinyal dideklarasikan dalam blok bagian deklaratif ? 5. Apakah sinyal implisit GUARD ? 3. RESET <= … end. Tulislah pernyataan masukan konkuren (concurrent assertion statement) yang memastikan sinyal STATE tidak pernah mempunyai literal enumerasi TWO_ONE dan THREE_ONE ! 2. Jika terdapat guard expression dalam pernyataan blok. . P2: process (…) begin RESET <= … ACK <= … end process. Dapatkah pernyataan blok memiliki pernyataan proses ? 6. Sinyal manakah yang memerlukan fungsi resolusi ? architecture … begin P1: process (…) begin ACK <= … RDY <= … … RDY <= … end process. Lihatlah Fragmen kode berikut.Materi 5 DATAFLOW MODELING Self-Test Excercise : 1.

Tulislah model dataflow untuk rangkaian multiplekser 4 X 1 seperti gambar 5.2.1. LANJUTAN . Apakah perbedaan kunci antara pernyataan concurrent signal assignment dan sequential signal assignment ? 8.1 ! A 3ns B 3ns 5ns Z C 3ns D 3ns S0 S1 1ns 1ns Gambar 5.. Flip – flop tipe D latch …. Rangkaian multiplekser 4 X 1 9.2 ! D Q CK Q Gambar 5. Tulislah model aliran data untuk flip – flop tipe D latch seperti gambar 5.Materi 5 DATAFLOW MODELING Self-Test Excercise : 7.

'1' after 22 ns: 15. 'Z'). '1'. Apakah yang dimaksud dengan pernyataan dibawah ini ? BUD <= ACK <= KIT 12. Gambar gelombang yang dihasilkan oleh eksekusi dari sinyal concurrent berikut ! type LOGIC_4 is ('X'..Materi 5 DATAFLOW MODELING Self-Test Excercise : 10. Dari gambar yang sudah ada. dan pernyataan penandaan sinyal konkuren. 'Z' after 12 ns. 13. perlihatkan bagaimana fungsi resolusi dihubungkan dengan sinyal ! 14. '0' after 15 ns. Jika sebuah sinyal RX. Kapan pernyataan masukan konkuren berikut ini dieksekusi ? assert NOW > 100 ns report "Ooops!" severity NOTE. gambarlah gelombang – gelombang pada sinyal RAW dan SAW. Berapa banyak parameter yang dimiliki fungsi resolusi ? 11. LANJUTAN . signal SEQUENCE: LOGIC_4: SEQUENCE <= '1' after 5 ns. Kapankah pernyataan concurrent di atas dieksekusi ? 16. yaitu gelombang berikut pada sinyal CLEAR. dari tipe MVL didrive berlipat dan fungsi resolusi PULL_UP digunakan untuk mengembalikan harga – harga driver sinyal. '0'. 0 2 5 10 15 16 17 22 23 27 30 ns RAW <= transport CLEAR after 3 ns SAW <= reject 4 ns inertial CLEAR after 5 ns ….

end loop return SUM. LANJUTAN . … type INT_ARRAY is array (NATURAL range <>) of INTEGER … function ADD_UP (DRIVERS : INT_ARRAY) return INTEGER is variable SUM: INTEGER :=0.. 6 after 8 ns. perlihatkan harga efektif pada sinyal POP.Berikut ini pernyataan penandaan sinyal dua sinyal konkuren : POP <= 1 after 2 ns. Gunakanlah penandaan sinyal yang dipilih (selected signal assignment) untuk menjelaskan multiplekser 4 ke 1 ? 18. end ADD_UP. 2 after 11 ns. begin for K in DRIVERS RANGE loop SUM := SUM + DRIVERS (K). 1 after 12 ns. 5 after 5 ns. Dari fungsi resolusi berikut dan dua driver untuk POP. ….Materi 5 DATAFLOW MODELING Self-Test Excercise : 17. 3 after 7 ns. … signal POP: ADD_UP INTEGER := 0. … ---. … POP <= 11 after 4 ns.

• Mendeskripsikan pernyataan dan deklarasi component. . • Mendiskusikan bagaimana sinyal digunakan untuk menghubungkan component yang berbeda.Materi 6 STRUCTURAL MODELING OBYEK : • Penulisan model struktural.

Deklarasi komponen meliputi deklarasi template dari komponen. nama. Port komponen dapat dihubungkan dengan sinyal menggunakan posisi atau nama hubungan. Slices. keyword open dapat dipergunakan.Materi 6 STRUCTURAL MODELING KEY POINTS : • • • • • • • • Pernyataan component instantiation adalah pernyataan serempak (concurrent). kemudian port harus diberi nilai eksplisit awal. port menjadi port input. keterangan portportnya. Sebelum contoh komponen dibuat harus dideklarasikan menggunakan deklarasi komponen. . Komponen-komponen saling berhubungan dengan menggunakan sinyal. dimana menjadi nilai port yang terbuka selama simulasi. mode dan type yang dipakai. Jika port komponen tidak digunakan. arrays atau element dari array dapat dipergunakan pada hubungan sinyal dengan port komponen. Sinyal yang dihubungkan ke port output komponen menyatakan sumber tunggal bagi sinyal tersebut.

… TAT: AND3 port map (open. . 7. 6. signal SAM. 2. SAM.Materi 6 STRUCTURAL MODELING Self-Test Excercise : 1. PAM. PAM. end component. LAM). 4. C: in_BIT. Error apakah yang terdapat pada kode fragmen VHDL berikut ? … component AND3 port (A.1 ! Tulislah model struktural untul flip – flop tipe D-latch seperti gambar 5. Dapatkah pernyataan component instantiation disertakan dalam pernyataan blok ? Tulislah model struktural untuk rangkaian multiplekser 4 X 1 seperti gambar 5. Z: out_BIT). B. 5. dimanakah fungsi resolusi harus dispesifikasikan ? 8. 3. LAM: BIT.2 ! Dapatkah deklarasi komponen disertakan dalam deklarasi package ? Dapatkah kata kunci open digunakan hanya untuk port input ? Jenis port aktual manakah yang dapat menjadi ekspresi ? Jika sebuah sinyal dihubungkan ke port keluaran lebih dari satu kali.

Menggabungkan komponen ke dalam entity atau configuration. Mendiskusikan generic dan penggunaannya untuk melewatkan informasi statis.Materi 7 GENERIC DAN CONFIGURATION OBYEK : Mendemonstrasikan pemakaian pasangan entity-architecture. .

• • • • • • • • • • . Spesifikasi configuration tidak perlu menyebutkan semua ikatan. Configuration dapat menyatakan hubungan antara komponen dan pasangan entity-architecture. Entity dengan nama sama seperti komponen mesti ditempatkan pada working library. dalam deklarasi generic dari deklarasi komponen. atau dalam deklarasi generic pada deklarasi entity. seperti dalam map generic pada statement component instantiation. pemisalan komponen. Ikatan antara port dan generic dapat ditunda. atau generate statement. maka aturan default dipergunakan. Port dan nama generic harus mempunyai nama yang sesuai. Fungsi konversi dapat digunakan jika tipe dari port komponen tidak sesuai dengan tipe port entity. Jika pemisalan dari komponen berada dalam architecture body dan tidak ada ikatan diantaranya. informasi dapat dinyatakan pada deklarasi configuration. Nilai generic dan hubungan port antara komponen dan entity dapat dinyatakan sebagai bagian dari ikatan informasi yang menggunakan peta generic dan peta portnya. Pemisalan berbeda dari komponen yang sama atau pemisalan dari komponen yang berbeda dapat digabungkan dalam entity yang sama. dalam spesifikasi konfigurasi.Materi 7 GENERIC DAN CONFIGURATION KEY POINTS : • Generic dipergunakan untuk melewatkan informasi konstan ke entity. jadi dapat dikompilasi terpisah. dan digunakan untuk menyebutkan kumpulan komponen ke pasangan entity-architecture. Dapat juga digunakan untuk menyebutkan hirarki yang lengkap. Dalam architecture body. • Nilai dari generic dapat diletakkan pada beberapa tempat. Pernyataan configuration adalah unit desain yang terpisah. Spesifikasi configuration disebutkan dalam architecture body. Ini juga menyebutkan contoh ke pasangan entity-architecture. entity atau configuration dapat juga digunakan langsung. block. Configuration dapat disebutkan dengan menggunakan spesifikasi atau deklarasi configuration.

Tulislah satu contoh dari N masukan generic gerbang XOR ! 3. Dapatkah ikatan dari suatu pemisalan komponen hanya dispesifikasikan untuk pasangan entityarchitecture ? 9. Tulislah sebuah deklarasi configuration untuk entity flip – flop tipe D-latch yang dijelaskan pada bahasan sebelumnya ! 8. Perlihatkan sebuah deklarasi komponen dari N masukan generic gerbang XOR dan perlihatkan bagaimana generic dapat dilewatkan dengan menggunakan peta generic pemisalan komponen ? 4. Dapatkah nama–nama port berbeda dalam satu komponen dan satu entity yang terbatas ? 5. Tulislah spesifikasi konfigurasi untuk entiti rangkaian MUX 4 X 1 yang dijelaskan pada bahasan sebelumnya ! 7. Manakah dari hal–hal berikut dapat digunakan untuk menyebutkan ikatan dari hierarki lengkap : Sebuah spesifikasi konfigurasi atau. Kapankah fungsi–fungsi konversi diperlukan ? . sebuah deklarasi konfigurasi 6. Dapatkah satu generic menjadi satu type ? 2. Dapatkah aturan–aturan ikatan standar menunjukkan port–port antara satu komponen dan satu entity oleh nama ataukah oleh posisi ? 10.Materi 7 GENERIC DAN CONFIGURATION Self-Test Excercise : 1.

Tulislah sebuah model untuk multiplekser 4X1 yang dijelaskan pada gambar 5.Materi 7 GENERIC DAN CONFIGURATION Self-Test Excercise : 11. M: in STD_ULOGIC. end component. Komponen ini dibatasi oleh 2 masukan gerbang AND yang menggunakan tipe STD_ULOGIC untuk port – portnya. Tulislah spesifikasi konfigurasi yang menspesifikasikan ikatan/batasan ! component AND_GATE port (A. Z: out MVL). Modelkan delay sebagai generic.1. LANJUTAN .1 menggunakan tipe struktural. …. tetapi menggunakan pemisalan langsung dari entity (diasumsikan terdapat entity dalam library CMOS6) ! 12. sebagaimana terlihat di bawah ini. end entity. Tulislah deskripsi struktural dari rangkaian XOR seperti gambar 2. P: out STD_ULOGIC).. Disini terdapat deklarasi komponen dari 2 masukan gerbang AND yang menggunakan tipe MVL untuk port–portnya. B: in MVL. entity AND2 is port (L. Tulislah deklarasi konfigurasi dan lewatkan harga–harga delay dengan menggunakan generic ! 13.

. Mendemonstrasikan penggunaan operator overloading subprogram.Materi 8 SUBPROGRAM DAN OVERLOADING OBYEK : Menjelaskan fungsi dan prosedur.

Variabel dalam subprogram diinisialisasi setiap kali subprogram dipanggil dan berhenti setelah kembali dari subprogram. Lainnya adalah pernyataan concurrent. parameter. • Fungsi mengembalikan satu nilai dan mengeksekusinya dalam waktu nol. Fungsi dapat dinyatakan sebagai fungsi pure atau impure. Jika prosedur Call muncul dalam proses atau subprogram yang lain. Sifat dari subprogram dideskripsikan menggunakan statament sekuensial.Materi 8 SUBPROGRAM DAN OVERLOADING KEY POINTS : • Subprogram berupa fungsi atau prosedur. mode dan tipe serta perhitungan yang dilakukan. Variabel yang dinyatakan dalam subprogram berbeda sifatnya dengan yang ada dalam proses. Fungsi Call adalah jenis dari ekspresi/ungkapan. Pada fungsi impure nilainya kemungkinan tidak akan sama. ini termasuk pernyataan sekuensial. Meski demikian. suatu • • • • • • • • • prosedur dapat berisi wait statement yang menyebabkan penutupan proses tertunda. Subprogram didefinisikan menggunakan subprogram body. Statement return hanya dapat dipergunakan dalam subprogram. • Prosedure boleh mengembalikan nilai nol dan mengeksekusinya dalam waktu nol. Prosedur Call dapat berupa penyataan sekuensial atau concurrent. Subprogram body berisi nama subprogram. Ini menyebabkab subprogran keluar. Fungsi pure adalah fungsi yang kembali bernilai sama setiap kali dipanggil dengan nilai parameter yang sama. Prosedur akan berpengaruh dengan cara modifikasi sinyal global dan variabel atau modifikasi parameter. .

Materi 8 SUBPROGRAM DAN OVERLOADING KEY POINTS : • Prosedur Call concurrent dijalankan setiap kali terdapat event pada signal sehubungan dengan parameter • • • • • • • • • formalnya dengan mode in atau inout. operator juga dapat mengalami overload dalam arti tidak sesuai dengan tipe yang telah ditentukan sebelumnya. …. Subprogram call dapat menjadi dua jika dua subprogram yang ada memiliki tipe parameter yang sama.. Signature digunakan untuk identifikasi khusus subprogram atau enumeration literal yang overload. Hal ini menyatakan nama subprogram dan parameter dengan mode dan tipenya. Suatu nilai dapat dilewatkan ke subprogram dengan menggunakan posisi atau nama hubungan. Dua atau lebih subprogram disebut overloaded jika memiliki nama yang sama. Notasi operator standar atau standar fungsi call dapat digunakan untuk operator overload atau nonoverload. Deklarasi subprogram menyatakan interface ke subprogram. Signature menyebutkan tipe parameter dari subprogram atau enumeration literal. Deklarasi subprogram berguna pada penulisan subprogram dalam package. Seperti halnya pada subprogram. Satu subprogram overload dapat menyembunyikan subprogram lainnya jika tipe parameternya sama. LANJUTAN .

Kapankah dua subprogram dikatakan overload ? 9. jika terdapat error pada subprogram call misalkan “subprogram not declared. 13. Bagaimana perbedaan fungsi call dengan prosedur call ? 7. Berikan dua subprogram overload. Tuliskan fungsi konversi nilai dari tipe BIT_VECTOR ke integer. Pentingkah selalu dinyatakan suatu subprogram ? 8. Asumsikan bit terkanan adalah LSB. Jika dua subprogram overload dan memiliki tipe parameter dan tipe hasil yang sama. Dapatkah prosedur Call concurrent memiliki pernyataan wait ? 4. asumsikan representasi besaran tidak ditentukan. berikan aproksimasi untuk membuat subprogram call unambiguous ! 10. Dimanakah signature digunakan ? 14.Materi 8 SUBPROGRAM DAN OVERLOADING Self-Test Excercise : 1. Berikan deklarasi fungsi ekivalen untuk karakter A pada tipe predifined CHARACTER. Bagaimana variabel dideklarasikan dalam subprogram berbeda dengan dalam proses ? 6. Literal enumerasi memiliki deklarasi fungsi yang ekivalen untuk keperluan penentuan tipe parameter dan hasil. . Dapatkah suatu fungsi tidak mempunyai parameter input ? 2. bagaimana cara mendeteksi operator overload yang sedang dipanggil ? 12. Dapatkah prosedur memiliki peryataan return ? 5.” apakah yang menjadi penyebabnya ? 11. Saat operator overload digunakan. Termasuk fungsi pure atau impure jika tidak terdapat keyword eksplisit yang disebutkan pada spesifikasi fungsi ? 3.

14 dengan menuliskan fungsi lain yang mengubah nilai tipe STD_LOGIC_ VECTOR ke nilai integer. Tuliskan prosedur yang dapat menggambarkan perilaku dari asynchronous preset clear. LANJUTAN . 19. type SIGNED is array (NATURAL range <>) of bit. 17. Asumsikan bahwa input sinyal adalah tipe UNSIGNED dan operator overload “+” (yang mengerjakan operand UNSIGNED dan INTEGER) tersedia. counter. Tuliskan fungsi overload untuk operator “or” yang mengerjakan argumen dari tipe SIGNED. Overload-kan fungsi soal no. Tuliskan fungsi yang menampilkan dekoding BCD ke 7-segment. fungsi return “COY(0) and COY(1) and COY(2)”. Juga tuliskan deklarasi fungsinya. 16. Dapatkah prosedur call sekuensial selalu digunakan sebagai prosedur call concurrent ? 20. Tuliskan deklarasi fungsinya. Tuliskan fungsi yang menampilkan reduksi AND dari bit dalam suatu vector. Tuliskan prosedur yang menampilkan geser kanan aritmatika dari parameter sinyal. Jangan gunakan operator geser. positive-edge triggered.. 18. jika COY adalah vector 3-bit. 21. Asumsikan bahwa bit paling kiri adalah bit sign.Materi 8 SUBPROGRAM DAN OVERLOADING Self-Test Excercise : 15. Type SIGNED dideklarasikan sebagai berikut. Jumlah bit yang digeser juga disebutkan. …. Contoh.

Materi 9 PACKAGE DAN LIBRARY OBYEK : Menjelaskan konsep desain library. Menghubungkan item dalam suatu package dari unit desain lain dengan menggunakan konteks klausa. .

Kumpulan nama logika pada lokasi penyimpanan adalah host-specific. Setiap library desain memiliki nama logika. dan component. Compiler VHDL mengkompilasi file desain dan menyimpan deskripsi unit desainnya dalam library desain yang telah dirancang sebagai working library. File desain berupa file teks yang berisi source VHDL.Materi 9 PACKAGE DAN LIBRARY KEY POINTS : • Package menyediakan tempat untuk menyimpan pernyataan yang sering digunakan. package body yang saling berhubungan berisi subprogram body dan pernyataan constant yang lengkap. • Pernyataan package dapat berisi bermacam-macam pernyataan. berisi satu atau lebih unit desain. . Meski demikian. Item dinyatakan dalam pernyataan package dan dapat digunakan pada unit desain lainnya dengan menggunakan klausa. Package body dibutuhkan jika pernyataan package berisi pernyataan subprogram atau pernyataan constant tertunda. Package body dapat berisi pernyataan selain pernyataan subprogram dan constant. Dalam kasus tertentu. seperti pernyataan constant. Library desain merupakan implementasi terpisah lokasi penyimpanan dimana unit desain terkompilasi dapat disimpan. File desain merupakan unit dasar yang dikompilasi menggunakan compiler VHDL. • Package digambarkan oleh pernyataan package dan pilihan package body. hal ini tidak dapat digunakan oleh unit desain lainnya. type dan • • • • • • • • subtype.

dengan nama logika WORK. Package STD_LOGIC_1164 berisi sembilan nilai tipe logika dan operator fungsi overloadnya. • • • • salah satu dari library desain harus dirancang sebagai working library. Unit desain harus dikompilasi untuk referensi. Library dan pemakaian klausa saling berhubungan dengan unit desain dan bukan merupakan dasar file desain. sebagai contoh bahwa pernyataan entity harus dikompilasi lebih dulu sebelum architecture body dapat dikompilasi. Package ini merupakan standar IEEE (IEEE Std 1164-1993) yang terletak dalam library desain dengan nama logika IEEE.. …. LANJUTAN . Sebelum kompilasi dilakukan. Klausa terpakai dapat digunakan untuk memilih item dalam package.Materi 9 PACKAGE DAN LIBRARY KEY POINTS : • Host environment harus menyediakan semua nomor library desain.

Dapatkah package declaration berisi subprogram body ? 2. Library dan penggunaan klausa. Benar atau salah? 9. Dapatkah item yang dideklarasikan dalam package body dibuat visible untuk desain unit yang lain ? 4.all. Benar atau salah ? 6. Dapatkah package body berisi declaration selain subprogram declaration dan constant declaration ? 3. Implementasi dari desain library dan menejemennya tidak didefinisikan oleh bahasa pemrograman. Dapatkan sebuah entity declaration dan yang tergabung dalam architecture body memiliki nama yang sama ? 8.” dengan lengkap diberikan kepada semua unit desain ? . yang pertama kali dispesifikasikan dalam design file. diaplikasikan untuk semua subsequent unit desain dalam file desain. Apakah penggunaan klausa “use STD. Bagaimana kelompok dari logical name dari design library dan physical storage locations didefinisikan ? 7.TEXTIO.Materi 9 PACKAGE DAN LIBRARY Self-Test Excercise : 1. Dapatkah package declaration mempunyai lebih dari satu package body yang tergabung didalamnya ? 5.

yang dideskripsikan dalam lesson sebelumnya. TO_INTEGER. 12. Package telah dikompilasi ke dalam sebuah design library yang dinamakan ECL. Konteks klausa apa yang seharusnya digunakan unutk mengimport up-down counter component declaration yang diberikan dalam package yang dideskripsikan dalam pertanyaan sebelum ini ? Asumsikan behwa package telah dikompilasi ke design library dengan nama UTILITIES. Fungsi LARGEST mengembalikan nilai yang lebih besar dari dua bilangan integer. Tulis “or” operator fungsi logika overloaded yang menjalankan type ini. LARGEST dan SMALLEST.. 11. 14. LANJUTAN . Tulis sebuah package yang mendeklarasikan 50 value logic type. Konteks klausa apakah yang harus digunakan untuk mendeskripsikan netlist jika package. 13. Tulis sebuah package UTI:LS yang berisi dua fungsi. COMP_DECL. Juga termasuk deklarasi komponen untuk 3-bit up-down counter. Tulis package yang berisi deklarasi atribut timing. yang diberikan berisi semua component declaration.Materi 9 PACKAGE DAN LIBRARY Self-Test Excercise : 10. 15. Tulis sebuah package yang berisi daya overloaded function. …. Fungsi SMALLEST mengembalikan nilai yang lebih kecil dari dua bilangan integer.

Materi 10 KEISTIMEWAAN LEBIH LANJUT OBYEK : Mendiskusikan beberapa keistimewaan lebih lanjut dari VHDL. Menggunakan keistimewaan seperti pernyataan entity. dan atribut user-defined. generate. .

• Hanya pernyataan pasif yang diijinkan sebagai pernyataan entity.Materi 10 KEISTIMEWAAN LEBIH LANJUT KEY POINTS : • Deklarasi entity dapat berisi deklarasi dan pernyataan khusus. Jika guarded signal ditetapkan sebagai nilai dibawah kontrol suatu guard dan mengalami kesalahan. Konversi tipe mengijinkan pengubahan nilai dari satu tipe ke tipe lainnya. sinyal ini disebut guarded signal. Alias menyatakan nama lain untuk semua atau bagian dari suatu item. Tidak satu konversi tipe yang menyatakan secara langsung. Jika signal dinyatakan sebagai suatu bus atau register dalam deklarasi signal. Pada register guarded signal. • Pernyataan generate untuk tiruan waktu elaborasi atau pernyataan concurrent terseleksi kondisi. jika semua driver terputus. driver ke sinyal akan terputus. Ekspresi dengan kualifikasi adalah salah satu tipe ekspresi yang secara eksplisit disebutkan. . Hal ini berguna dalam konteks dimana tipe ekspresi dibutuhkan secara eksplisit. nilai efektifnya adalah nilai sebelumnya. Alias dapat dinyatakan untuk objek atau item yang bukan objek seperti type. Pada signal bus jika semua driver ke sinyal terputus nilai efektifnya dihitung dengan menggunakan fungsi pemecahan tanpa driver. Guarded signal harus berupa resolved signal. • Pernyataan generate dapat mempunyai bagian deklaratif yang berisi pernyataan lokal ke pernyataan • • • • • • • • • generate. Konversi ini hanya diperbolehkan pada tipe-tipe yang relatif berdekatan.

sebagai kumpulan sinyal atau variabel. Template groupnya dinyatakan dengan menggunakan pernyataan group template dan item yang membentuk group disebutkan dengan menggunakan deklarasi group. Nilainya sesuai dengan • • • spesifikasi atributnya. • Sebagai tambahan untuk atribut predefined. Target dari sinyal atau variabel tetap dapat berupa target aggregate. • Atribut user-defined dinyatakan dengan menggunakan deklarasi attribute. • Atribut user-defined digunakan untuk memasukkan informasi constant ke item.Materi 10 KEISTIMEWAAN LEBIH LANJUT KEY POINTS : • Waktu putus dari sinyal disebutkan dengan menggunakan spesifikasi pemutusan. atribut dapat dinyatakan sendiri. Pernyataan blok dapat dengan sendirinya memiliki map port dan generic yang akan berkomunikasi dengan sinyal di luar pernyataan block.. Item tertentu dengan sifat tertentu dapat dikelompokkan dalam suatu group. Pernyataan block dapat digunakan untuk pemodelan hirarki. …. LANJUTAN .

.’0’. 4. Guarded signal dapat ditentukan sebuah value yang tidak di bawah kendali guard expression. Benar atau salah? Dapatkan ganerate statement ditulis bersamaan dengan generate statement yang lain ? Loop parameter untuk skema for-generate dideklarasikan dengan lengkap. 10.Z’). 9. Benar atau salah ? Bagaimana memutuskan (disconnect) watku yang dispesifikasikan? Dengan jalan ekspilist apakah untuk memutuskan driver ? Dapatkah sebuah atribut user-defined yang ditentukan sebuah value menggunakan assignment statement ? Bagaimana sebuah group dideklarasikan ? Tuliskan sebuah concurrent assertion statement dalam sebuah entity declaration dari D-type flipflop dimana akan memberikan warning massage jika pulsa clock kurang dari 1 ns. 6. 3. Benar atau salah ? Apakah type-type berikut mempunyai hubungan yang dekat (sehingga implicit conversion dapat terjadi) ? Type SIGNED_BIT is array (NATURAL range<>) of BIT. Sebuah alias dapat dispesifikasikan untuk type. Deklarasi apakah yang terdapat dalam contoh berikut ? G1 : for K in 0 to 12 generate … end generate. Type MVL is (‘X’. 7.Materi 10 KEISTIMEWAAN LEBIH LANJUT Self-Test Excercise : 1. Statement apakah yang diperbolehkan sebagai enetity statement ? Generate statement merupakan concurrent statement. 12. 8. Type SIGNED_MVL is array (NATURAL range <>) og MVL.’1’. 5. 11. 2.

Diberikan.SUMMER. Variable CUE: STD_LOGIC_VECTIOR(4 to 10). LANJUTAN .FALL).. Apakah : WHEATHER‟LEFT WHEATHER‟RIGHT WHEATHER‟LOW WHEATHER‟ASCENDING CUE‟LENGTH CUE‟ASCENDING CUE‟SIMPLE_NAME WHEATHER‟SUCC(SUMMER) WHEATHER‟PRED(WINTER) WHEATHER‟LEFTOF(SPRING) WHEATHER‟RIGHTOF(MONSOON) CUE‟LEFT CUE‟RIGHT CUE‟LOW CUE‟HIGH CUE‟RANGE CUE‟REVERSE_RANGE ….SPRING.MONSOON.Materi 10 KEISTIMEWAAN LEBIH LANJUT Self-Test Excercise : 13. Type WEATHER is (WINTER.

„1‟ after 22ns. Berikutnya.Materi 10 KEISTIMEWAAN LEBIH LANJUT Self-Test Excercise : 14. „1‟ after 11ns. Apakah perbedaan antara UNSIGNED(AX) dan UNSIGNED‟(AX) ? …. Jelaskan mekanisme menggunakan alias yang dapat kita gunakan untuk mewakili MVL menggunakan STD_LOGIC. Diberikan signal waveform berikut.‟1‟ after 5ns. Diberikan. 16. Kita telah menggunakan type MVL dalam suatu model. PREZ <= „0‟. Type UNSIGNED is array (NATURAL range <>) og BIT Variable AX: BIT_VECTOR(0 to 3). „0‟ after 14ns.. kita ingin merubah semua type ke type STD_LOGIC. ‟1‟ after 18 ns. Apakah yang dilakukan signal berikut ? PREZ‟DELAYED (3 ns) PREZ‟STABLE PREZ‟QUIET Kapankah PREZ‟EVENT true ? Bagaimana PREZ‟LAST_EVENT pada 17ns ? Bagaimana PREZ‟LAST VALUE pada 10ns ? 15. LANJUTAN .

dan atribute user-defined.Materi 11 SIMULASI MODEL OBYEK : Mendiskusikan beberapa keistimewaan lebih lanjut dari VHDL. . Menggunakan keistimewaan seperti pernyataan entity. generate.

stimulus generation dan mekanisme monitoring yang tersedia pada bahasa pemrograman itu sendiri. digunakan IEEE standard STD_LOGIC_1164 package yang mendefinisikan 9-value logic type. kita perlu mendefinisian logic value dari rangkain yang kita miliki. yaitu. Dari component library vendor diharapkan untuk mendapat entity dan architecutre declaration untuk semua component dan package yang berisi component declaration.Materi 11 SIMULASI MODEL KEY POINTS : • • • • • • Sebelum memulai pemodelan. . Sebagai gantinya. Waveform dibangkitkan dengan menggunakan signal assignment statement. Sebagai tambahan. Jika type dari predefined type penting. Vector yang diaplikasikan untuk test bench dapat secara optional dibaca dari file teks dan dibandingkan dengan present value yang diharapkan pada file teks. Test bench dapat ditulis dengan menggunakan VHDL. kita perlu mengetahui type yang digunakan dalam pemodelan port component. kemudian kita perlu untuk mendifinsikan type dan operator fungsi overloaded dalam package.

Tuliskan kerangka kode yang menunjukkan cara membaca nilai dari type STD LOGIC VECTOR dari sebuah file teks. yang dispesifikasikan dalam file teks “ckt. Tuliskan kode VHDL untuk membangkitkan gelombang berikut.Materi 11 SIMULASI MODEL Self-Test Excercise : 1. 2. Buatlah clock dengan periode on dan off 3ns dan 10ns . dalam signal RGB.force”: FORCE1 0 ns FORCE0 5 ns FORCE1 12 ns FORCE0 27 ns FORCE1 32 ns . Tuliskan dalam VHDL code untuk membangkitkan gelombang berikut '1' 'U' '0' 0 3 one cycle 6 10 13 16 20 ns 3. 4.

. Tuliskan sebuah test bench untuk problem 1101 sequence detector yang diberikan pada Lesson 3.expext”: EXPECT1 0 ns EXPECT0 5 ns EXPECT0 15 ns EXPECT1 27 ns EXPECT0 32 ns 6. 8. yang diberikan dalam file teks “ckt. Tuliskan kode VHDL untuk membandingkan respon yang diinginkan. 7. ….Materi 11 SIMULASI MODEL Self-Test Excercise : 5. Sediakan input sequence dan nilai yang diharapkan (expected value) sebagai array dalam test bench. dalam signal CORE. Tuliskan sebuah test bench untuk rangkaian adder. nilai ketiga merupakan opcode dan nilai keempat merupakan hasil yang diharapkan. Nilai set untuk input disediakan dalam test bench itu sendiri sebagai array of records. LANJUTAN . Juga cetak beberapa nilai yang mismatch untuk output. Nilai input disediakan dalam file teks dan berbentuk : 101 110 00 FALSE 000 110 01 TRUE 011 110 11 FALSE 000 111 10 FALSE 111 000 11 TRUE Dua yang pertama merupakan nilai operand. Tuliskan sebuah test bench untuk comparator ALU.

Materi 12 CONTOH HARDWARE MODELING OBYEK : Menerapkan keistimewaan bahasa pemrograman untuk memodelkan hardware yang sesungguhnya. .

Hati-hati ketika membaca dan menentukan nilai pada signal dalam proses. Generate statement sangat berguna dalam pemodelan repetitive logic. Signal mendapatkan nilai setelah delay. Signal dapat juga digunakan untuk memodelkan flip-flop. Memory dapat dimodelkan sebagai variable 2-dimensi. Gunakan transport delay untuk memodelkan pure wire delay. tidak langsung. Sebuah architecture body mendeskripsikan desain internal. .Materi 12 CONTOH HARDWARE MODELING KEY POINTS : • • • • • • • • • Interface dari sebuah desain dimodelkan menggunakan entity declaration. sebagai contoh. Gunakan variable sebagai temporari ketika dibutuhkan. Kita dapat mencampur tiga style model utama dalam beberapa cara untuk membuat model yang kita desain. Wire dapat dimodelkan menggunakan signal. State machine dapat dimodelkan dengan menggunakan case statement dalam process statement. ketika diberikan control clock.

Deskripsikan 8-bit register dengan menggunakan D-flip-flop. 4. 5. 3. paralelin. Hanya nikel dan dimes yang diterima.Materi 12 CONTOH HARDWARE MODELING Self-Test Excercise : 1. Setiap kembalian harus dikembalikan. Deskripsikan D-flip-flop menggunakan konstruksi behavioral. Tuliskan model VHDL untuk drink machine yang dapat mengeluarkan jus mangga dengan harga 15 sent. Tuliskan sebuah model VHDL untuk 4-bit shift register dengan serial-in. 2. Tuliskan model behavior untuk flip-flop dengan synchronous preset dan clear. Tuliskan sebuah model VHDL untuk dekoder logika BCD to 7-segment menggunakan pernyataan signal assignment terpilih. . clock dan parallel-out.

Sign up to vote on this title
UsefulNot useful