VHDL

RANC. SISTEM ELEKTRONIKA
Oleh : ir.S O E T I K N O DOSEN -JTE ELEKTRONIKA

PENGANTAR
Tentang VHDL
VHDL adalah bahasa untuk mendeskripsikan hardware elektronika digital; singkatan dari VHSIC Hardware Description Language. VHDL merupakan standar IEEE/ANSI dan Departemen Pertahanan US. Pertama kali dipublikasikan oleh IEEE pada tahun 1987, dengan label IEEE Std 1076-1987. Bahasa ini telah mengalami modifikasi dan revisi, dengan versi terbaru berlabel IEEE Std 1076-1993.

Referensi
• A VHDL Primer: Revised Edition, “J. Bhasker, Prentice Hall Inc. (ISBN 0-13181447-8). • IEEE Standard VHDL Language Reference Manual, Std 1076-1993, IEEE, NY, 1993 • IEEE Standard Multivalue Logic System for VHDL Model Interoperability (Std_Logic_1164), Std 1164-1993, IEEE, 1993. • Bhasker, J., A Guide to VHDL Syntax, Englewood Cliffs, NJ: Prentice-Hall, 1995, ISBN 0-13-324351-6.

MATERI
            

Pengantar Materi 1 Materi 2 Materi 3 Materi 4 Materi 5 Materi 6 Materi 7 Materi 8 Materi 9 Materi 10 Materi 11 Materi 12

Pendahuluan Tutorial Elemen Dasar Bahasa Behavioral Modelin Dataflow Modeling Structural Modeling Generics dan Configurations Subprogram dan Overloading Packages dan Library Keistimewaan Lebih Lanjut Simulasi Model Contoh Hardware Modeling

Menjelaskan tentang kemampuan utama dari VHDL. . Menyimpulkan konsep desain entity (entity design).Materi 1 PENDAHULUAN OBYEK : Menjelaskan tentang sejarah VHDL.

• Sembilan nilai logika paket. disebut dengan entity design. • Desain digital digambarkan dalam VHDL dengan menggunakan external view dengan satu atau beberapa internal view.dapat digunakan sebagai exchange medium. • VHDL pertama kali dikembangkan untuk Departemen Pertahanan US. Standar ini disebut IEEE Std 1164-1993.test bench dapat dituliskan menggunakan bahasa ini. distandarisasi oleh IEEE untuk membantu di dalam interoperability model VHDL. • Distandarisasi ulang pada tahun 1993. • Internal view menyatakan fungsi atau struktur dari rancangan. • Desain digital dapat juga digambarkan dalam VHDL dengan menggunakan beberapa external view yang berbeda. .mendukung metodologi top-down dan bottom-up. dengan nama IEEE Std 1076-1987.mendukung hirarki. dari skala tingkat algoritma hingga tingkat gate. . Suatu rancangan mungkin memiliki satu atau lebih internal view. • VHDL dapat digunakan untuk menggambarkan desain elektronika digital pada beberapa tingkat abstraksi.Materi 2 PENDAHULUAN KEY POINTS : • VHDL singkatan dari VHSIC Hardware Description Language. disebut STD_LOGIC_1164. . . • Distandarisasi pertama kali oleh IEEE pada tahun 1987. dengan nama IEEE Std 1076-1993. . • External view menyatakan interface dari rancangan. • Tiap external view dan salah satu darinya berkaitan dengan internal view. • Beberapa kemampuan VHDL antara lain : .tipe data baru dapat disebutkan. yang secara bersama-sama merupakan representasi tertentu dari device.

Dapatkah suatu desain memiliki lebih dari satu internal view ? . Apakah tiga jenis style deskripsi dasar yang didukung oleh VHDL ? 8. Hal apakah yang menjadi latar belakang pengembangan IEEE Std 1164-1993 ? 7. Dapatkah driver dan monitor dituliskan menggunakan VHDL ? 6. Dapatkah timing digambarkan dalam VHDL ? 5. Apakah kelebihan VHDL yang dapat digunakan untuk menggambarkan parameter desain ? 4. Pada tahun berapa VHDL pertama kali distandarisasi oleh IEEE ? 2.Materi 1 PENDAHULUAN Self-Test Excercise : 1. Hal apakah yang menjadi latar belakang pengembangan VHDL ? 3.

dataflow dan structure). Mendemonstrasikan proses kompilasi dan simulasi dari VHDL. .Materi 2 TUTORIAL OBYEK : Mendiskusikan sifat/ciri pemodelan utama VHDL (style sequential behavior.

terdiri dari satu entity declaration dan satu architecture body. • Komponen dinyatakan menggunakan component declaration dan dihubungkan menggunakan signal. • Entity pada kondisi minimal. structure atau mixed. • Architecture body menggambarkan internal view dari entity dengan menggunakan style sequential behavior. • Ekspresi pada sisi sebelah kanan dari concurrent signal assignment dikomputasi setiap ada event pada signal yang digunakan. package declaration. dataflow. tipe port dan mode port juga disebutkan. • Configuration declaration menyatakan hirarki dari rancangan. • Untuk setiap port yang dinyatakan dalam entity declaration. architecture body berisi satu set komponen yang saling berhubungan. • Port adalah tempat dimana sinyal dapat berhubungan dengan lingkungan luar. Nilai komputasi selanjutnya dihubungkan ke target (sisi sebelah kiri) setelah delay tertentu.Materi 2 KEY POINTS : TUTORIAL • Entity saat digunakan dalam entity lainnya menjadi komponen bagi entity tersebut. • Pernyataan concurrent signal assignment digunakan untuk menggambarkan fungsi dari entity dengan menggunakan dataflow style. architecture body. jika tidak terdapat delay. • Entity declaration menyatakan interface dari entity. • Pada model structure. • Package declaration dan package body berisi kumpulan deklarasi sejenis yang dapat dibagi dengan unit-unit desain yang berbeda. kumpulan pernyataan sekuensial digambarkan dalam process declaration. • Pada model behavioral. • Unit-unit desain untuk menggambarkan entity: entity declaration. . delta delay diasumsikan. dan package body. configuration declaration. yang dieksekusi secara sekuensial dalam zero time.

Materi 2 TUTORIAL KEY POINTS : • Pernyataan process dieksekusi pertama kali saat fase inisialisasi dari simulasi. • Ketiga model dari style dapat digabungkan dalam model tunggal. • Jika pernyataan process mempunyai pernyataan wait. pernyataan process merupakan loop tak terbatas selama inisialisasi. • Value dapat diberikan secara langsung ke variable. Sangat penting jika package declaration yang berhubungan berisi constant declaration yang ditangguhkan atau subprogram. • Variable dapat dinyatakan dalam proses dan subprogram. …. sementara jika akan diberikan ke suatu signal harus setelah delay tertentu. • Package declaration digunakan untuk menyimpan kumpulan deklarasi yang sering dipakai. • Configuration declaration digunakan untuk menyebutkan hirarki dari entity. • VHDL analyzer mengkompilasi file desain (berisi satu atau lebih unit desain) dan menyimpan setiap unit desain hasil kompilasinya dalam library yang dinyatakan sebagai working library. Hal ini menyatakan architecture body yang dipilih serta kumpulan komponen di dalamnya ke entity yang terletak pada library desain.. Kemudian ditunda jika terdapat sensitivity list atau pernyataan wait. • Package body selalu dihubungkan dengan package declaration. • Pernyataan process dieksekusi ulang jika terdapat event dalam signal manapun pada sensitivity list. proses akan meresume eksekusi setelah kondisi tunda dipenuhi atau interval time-out dilewati. LANJUTAN . Jika keduanya tidak ada. Signal tidak dapat dinyatakan dalam proses atau subprogram.

STD ULOGIC VECTOR dan STD LOGIC VECTOR. STD_LOGIC. jadi bukan menjadi bagian dari bahasa. initialization.. LANJUTAN . Tipe-tipe dasarnya adalah STD_ULOGIC.Materi 2 TUTORIAL KEY POINTS : • Library desain merupakan implementasi khusus tempat penyimpanan dalam host environment dimana deskripsi yang telah dikompilasi dapat disimpan. …. • Selama fase inisialisasi setiap proses dieksekusi satu kali dan semua sinyal diberi harga awal. • Untuk simulasinya. • Simulasi selanjutnya didasarkan pada waktu dari event selanjutnya. • Tiga step simulasi: elaboration. pasangan entity-architecture top-level atau nama konfigurasi disebutkan. Keduanya terletak pada library desain STD. • STD_LOGIC_1164 terletak pada library desain dengan nama IEEE. • Satu atau lebih library desain yang ada harus memiliki nama logika. • Package yang ada: STANDARD dan TEXTIO. dimana pemetaannya pada lokasi fisik tertentu dinyatakan secara eksternal dalam host environment. simulation.

tulislah model VHDL untuk logika exclusive-or. Dua hal apakah yang dapat menyebabkan tertundanya suatu proses ? 8. Dapatkah deklarasi component ditempatkan pada package declaration ? 9. Apakah shared variable itu ? 6. 2. . Bagaimanakah port komponen dan sinyal dihubungkan ? 7.Materi 2 TUTORIAL Self-Test Excercise : 1. Dapatkah suatu variabel dinyatakan di luar proses ? 5. Unit desain yang mana yang digunakan untuk menggambarkan fungsi internal atau struktur dari desain ? 3. Delay diberikan sebagai berikut. Pada fase manakah proses dieksekusi satu kali dari suatu simulasi ? 11. Sebutkan lima macam unit desain. Apakah working library itu ? 10. Pernyataan concurrent primer manakah yang digunakan untuk menggambarkan style structural dari suatu desain ? 4. Dengan menggunakan deskripsi style dataflow.

dengan nilai „X‟. LANJUTAN . Tuliskan package yang menyatakan 4 nilai tipe enumerasi.Materi 2 TUTORIAL Self-Test Excercise : 12. Entity EX_OR is port (A: in BIT. Mengapa terdapat error pada akhir pernyataan concurrent signal assignment ? …. end. B_ABAR <= ABAR and B. „1‟. „Z‟. MVL. „0‟.. ABAR: out BIT). end. architecture TEST of EX_OR is signal B_ABAR: BIT. begin ABAR <= not A. 13. Di dalam package juga dituliskan fungsi konversi nilai MVL ke nilai BIT. Perhatikan kode berikut ini.

operation dan identifiers. .Materi 3 ELEMEN DASAR BAHASA OBYEK : Menerangkan dasar dari bahasa VHDL Menjelaskan: type.

. shift. • Predefined operator yang ada: logical. • Keyword merupakan reserved word dan tidak dapat digunakan sebagai identifier. access. integer. diawali dengan dua garis putus-putus serta berakhir pada akhir baris. readonly. dan incomplete. • Jenis-jenis type: enumeration. • Klasifikasi data object: constant. adding. • Extended identifier ditulis diantara backslash serta merupakan case sensitive. write-only atau append-only. array. object declaration menyatakan jenis file. • Type adalah kumpulan nilai dimana operasi tertentu diijinkan. • Subtype adalah type dengan suatu constraint. • Literal adalah suatu nilai dari type. Untuk file. physical. multiplying dan miscellaneous operator. file. • Comment dapat dimulai dimana saja pada suatu baris. relational. • Object declaration menyatakan klasifikasi data object. signal. floating point. variable dan file.Materi 3 ELEMEN DASAR BAHASA KEY POINTS : • Dua jenis identifier: basic identifier dan extended identifier. tipe serta harga awalnya jika ada. record.

5.Materi 3 ELEMEN DASAR BAHASA Self-Test Excercise : 1. . keyword dan illegal identifier: _wait CL_CK \-----------\ ABCDeF _TEMP \?______\ \block\ 1 hot CONST_ _01 A+1 ACK report end WHY NOT ME Nyatakanlah constant STROBE dari type TIME dengan nilai 1. 11. COT dari type STD LOGIC_VECTOR dengan ukuran 5 bit. extended identifier. 13.0034 Amp dalam type CURRENT yang didefinisikan pada hal 39 dari bacaan ? Apakah operasi yang diijinkan pada type juga sama halnya dengan pada semua subtype-nya ? Apakah unconstrained array type itu ? Apakah “0010” suatu literal dari type BIT_VECTOR atau STRING ? Manakah dari berikut ini yang merupakan basic identifier. 4. Nyatakanlah variable IS_FOUND dari type BOOLEAN dengan nilai awal FALSE. 6. 8. ARG. Nyatakanlah 3 signals. 10. 12. 7. 3.8 ns. CNT. 2. dan inisialisasi setiap elemen dalam array dengan „0‟. Type manakah yang merupakan composite type ? Apakah extended identifier \wait\ berbeda dengan keyword wait ? Apakah based literal 2#101_110# suatu integer literal ? Nomor berapakah posisi dari integer literal 30 dalam predifined type INTEGER ? Nomor berapakah posisi dari literal 0. Nyatakanlah type enumeration CHAR2INT dengan range karakter dari „0‟ sampai dengan „9‟. 9.

Sub-unitnya mV. Setting semua elemennya ke „1‟. apakah nilai awal dari signal ketika simulasi dimulai ? 17. Apakah perbedaan antara array dengan record ? 18. Apakah perbedaan antara type unconstrained array dan constrained array ? Pada kondisi bagaimanakah lebih diinginkan menggunakan type unconstrained array dibandingkan type constrained array ? 19. nomor jaminan sosial dan umur. Dapatkah array multi-dimensi menjadi constrained parsial ? 22. Tentukan nilai (“JBOND”. Nyatakanlah constant dari type BIT_VECTOR dengan range indeks dari 0 sampai 24. 23. Nyatakanlah signal untuk type ini. 23) ke signal. Nyatakanlah array tiga dimensi di atas sebagai unconstrained array. 8 x 16 x 1024. dan Volt. Tentukanlah tipe integer dengan nilai antara -15 hingga +15. Apakah operator + dan . “001-02-0123”. “1101”. Berapakah nilai awal untuk setiap elemen dalam array ? 20.Materi 3 ELEMEN DASAR BAHASA Self-Test Excercise : 14. 24. Nyatakanlah type physical VOLTAGE dengan range 0 hingga 10_000. Nyatakanlah signal untuk type ini. Nyatakanlah variable untuk type ini. Jenis literal apakah berikut ini: 23.. LANJUTAN . Nyatakanlah array tiga dimensi. Apakah type kembali untuk semua operator predefined relational ? …. tiap elemen merupakan type BOOLEAN.telah ditentukan pada type BIT_VECTOR ? 25. Kemudian sebutkan dimensinya dalam pernyataan untuk variable. kecuali bit 14 dan bit 6 yang harus diset ke „0‟. Nyatakanlah record yang dapat menahan informasi tentang nama personal. Nyatakanlah variable dari tipe ini dan inisialisasi dengan nilai 0. 15. B”0011” ? 16. Jika tidak disebutkan nilai awal pada signal declaration. 8#34_72#. 21.

Materi 3

ELEMEN DASAR BAHASA
Self-Test Excercise :
26. Sebutkan empat macam type predefined dan satu macam subtype predefined. 27. Nyatakanlahtype record COMPLEX dengan dua elemen, REAL_FLD dan IMAG_FLD. Nyatakanlah signal untuk type ini dan inisialisasi dengan nilai (2,4). Bagaimanakah elemen dari signal record diakses ? 28. Type declaration yang diberikan : type MLV is („X‟, „0‟, „1‟, „Z‟); Nyatakanlah subtype dengan nilai hanya „X‟, „0‟, „1‟.

….. LANJUTAN

Materi 4

BEHAVIORAL MODELING
OBYEK : Ž Mendiskusikan model behavioral style yang mendukung VHDL. Ž Mendemonstrasikan pengertian hal yang membuat process
statement dieksekusi dan bagaimana sequential statement di dalamnya dieksekusi. Menjelaskan variasi sequential statement yang dapat ditulis di dalam process statement termasuk - if statement - case statement - loop statement - assertion statement - wait statement, dsb.

Ž

Materi 4

BEHAVIORAL MODELING
KEY POINTS :
• • • • • • • • • • • • • • • • • • Process statement memodelkan behavioral sekuensial. Process statement adalah pernyataan concurrent yang ada di dalam architecture body. Pernyataan sekuensial berada dalam process statement . Contoh dari pernyataan sekuensial: if statement, case statement, dan variable assigment statement. Process statement dapat berupa state tertunda atau yang sedang dieksekusi. Penangguhan process statement terjadi ketika terdapat sensitivity list atau wait statement. Jika terdapat event (perubahan nilai) pada signal dalam sensitivity list, maka proses dijalankan. Setelah pernyataan terakhir dijalankan di dalam proses maka proses akan ditangguhkan. Jika di dalam proses terdapat sensitivity list, maka tidak mempunyai wait statement. Jika dalam proses terdapat satu atau lebih wait statement, maka proses tidak dapat mempunyai sensitivity list. Jika process statement mempunyai wait statement, maka proses ditangguhkan ketika wait statement dijalankan. Ketika kondisi tunda sudah terpenuhi atau time out terjadi, maka proses akan menjalankan pernyataan selanjutnya. Setiap proses pertama kali dijalankan diawali fase inisialisasi pada simulasi. Pernyataan variabel di dalam proses menyimpan nilai saat proses penangguhan. Signal tidak dapat dinyatakan dalam proses. Variabel selalu mempunyai nilai instan, sedangkan sinyal selalu ditandai dengan nilai setelah delay. Proses selalu dijalankan dalam waktu nol. Exit statement atau next statement hanya muncul pada loop statement. Terdapat dua macam delay yang digunakan dalam penentuan signal: inertial dan transport. Nilai defaultnya adalah inertial. Architecture body dapat berisi banyak proses. Proses tunda adalah salah satu yang dieksekusi terakhir dari semua delta waktu simulasi yang diberikan.

8. ? 12. 3. 9. Properti khusus apakah yang dimiliki proses ? . 2. 6. Model delay apakah yang digunakan pada penyerahan sinyal (signal assignment) jika tidak tersedia keyword (inersia atau transpor) secara eksplisit ? 13. 4. apakah batas rejeksi pulsa jika ia tidak dispesifikasikan secara eksplisit 10. Pada sebuah penyerahan sinyal (signal assignment) beserta sinyal gelombang berlipat. Dapatkah nilai keluaran port dibaca ? Sebutkan tiga pernyataan concurrent yang terdapat dalam architecture body ? Dapatkah sebuah variabel atau sinyal digunakan untuk melewatkan informasi antara dua proses ? Berapa banyak architecture body yang dapat dimiliki oleh sebuah entity ? Apakah yang dapat menyebabkan sebuah proses tidak berjalan (tidak berfungsi) ? Kapankah sebuah proses pertama kali dieksekusi ? Dapatkah variabel-variabel yang dideklarasikan dalam sebuah proses mempertahankan harganya ketika proses berhenti (tidak berjalan) ? Apakah perbedaan antara variable assignment dan signal assignment ? Dengan menggunakan pernyataan wait. 11. 5.Materi 4 BEHAVIORAL MODELING Self-Test Excercise : 1. hargaharga delay sesuai dengan yang kita inginkan. buatlah sinyal gelombang clock dengan perioda off 5 nanodetik dan perioda on 10 nanodetik ! Dapatkah pernyataan next menyebabkan sebuah loop untuk keluar ? Pada model delay inersia. 7. Benar atau salah ? 14.

Apakah default dari tingkat kekerasan (severity level) jika tidak terdapat ekspresi kekerasan pada pernyataan yang dimasukkan ? 18. Tulislah pernyataan masukan (asserted statement) yang memeriksa bahwa sinyal CLK tidak pernah mempunyai harga 'Z'. 17.Materi 4 BEHAVIORAL MODELING Self-Test Excercise : 15.. …. Apakah J pada pernyataan loop dibawah ini perlu untuk dideklarasikan ? for J in1 to 10 loop … end loop. Tulislah model VHDL dengan menggunakan pernyataan proses state machine berikut ini : Masukan (GAK) Kondisi Sekarang Kondisi berikutnya Keluaran (ZUK) 0 NO_ONE NO_ONE 0 1 NO_ONE ONE_ONE 0 0 ONE_ONE NO_ONE 0 1 ONE_ONE TWO_ONE 0 0 TWO_ONE NO_ONE 0 1 TWO_ONE THREE_ONE 1 0 THREE_ONE NO_ONE 0 1 THREE_ONE THREE_ONE 1 16. LANJUTAN . Jelaskan sifat dari flip flop JK menggunakan pernyataan proses ! 19.

GE. LANJUTAN . 22. Data pada sinyal masukan diperiksa pada setiap tepi naik dari Clock. Sinyal kontrol adalah bertipe enumerasi: type COMP_CTRL is (LT. Perlihatkan dua pendekatan untuk mendeteksi tepi clock ! 24. Jelaskan sifat dari rangkaian yang menset keluaran SAM ke '1' jika pola 1101 ditemukan pada sinyal masukan GUS. … process begin WIN <= transport '1' after 7 ns WIN <= transport '0' after 22 ns WIN <= transport 'Z' after 18 ns wait. keluaran menjadi benar. Menggunakan pernyataan proses.'-').. end process. 23. LE. Data masukan hanya diperiksa jika sinyal masukan (input) DATA_READY adalah '1'. GT. Perlihatkan sinyal gelombang pada sinyal WIN setelah pernyataan proses mengeksekusi type STD_ULOGIC is ('U'.'1'.'L'.'W'. Jelaskan sifat dari rangkaian mayoritas. Masukannya adalah vektor 16-bit. EQ.'0'.'Z'.Materi 4 BEHAVIORAL MODELING Self-Test Excercise : 20. jelaskan sifat dari rangkaian komparator yang membandingkan dua sinyal WUMP dan LUMP. Jika jumlah 1 melebihi jumlah 0. ….'H'. NE) 21. signal WIN: STD_ULOGIC.'X'.

'1' after 30 ns. '0' after 31 ns. 'X' after 18 ns.Materi 4 BEHAVIORAL MODELING Self-Test Excercise : 25. Sinyal WIN merupakan tipe yang sama seperti pada pertanyaan sebelumnya.. Perlihatkan gelombang pada sinyal WIN setelah pernyataan proses berikut dieksekusi. process begin WIN <= transport '0' after 6 ns. LANJUTAN . '0' after 30 ns. WIN <= 'Z' after 30 ns. Perlihatkan gelombang pada sinyal WIN apabila pernyataan proses berikut dieksekusi process begin WIN <= reject 3 ns inertial '0' after 12 ns. '1' after 12 ns. wait. …. '0' after 22 ns. end process. WIN <= transport 'Z' after 15 ns. end process. WIN <= reject 15 ns inertial '1' after 25 ns. 26. wait.

• Menggunakan pernyataan concurrent signal dan block. .Materi 5 DATAFLOW MODELING OBYEK : • Mendemonstrasikan dan mengerti tentang model dataflow .

maka fungsi resolusi dibutuhkan. • Pernyataan concurrent signal assignment mempunyai syntax yang sama dengan pernyataan • • • • • • • • • signal assignment yang terdapat pada pernyataan proses. Pernyataan dieksekusi berdasarkan event yang muncul pada signal.Materi 5 DATAFLOW MODELING KEY POINTS : • Dataflow behavior digambarkan dengan menggunakan pernyataan concurrent signal assignment. Nilai yang tidak dapat dipengaruhi dapat dipergunakan untuk sinyal untuk mengidentifikasikan tidak ada perubahan pada harga driver. tidak berdasarkan urutan sekuensialnya pada architecture body. Pernyataan signal assignment terpilih juga merupakan pernyataan serempak. . Tetapi pernyataan concurrent signal assignment tidak dapat diletakkan dalam proses atau subprogram. Pernyataan concurrent signal assignment dieksekusi ketika terdapat event pada signal pada sisi sebelah kanan dari ekspresi gelombang dalam pernyataan assignment. Fungsi resolusi didefinisikan oleh pemakai. memiliki sifat yang sama dengan case statement. Setiap concurrent signal assignment membuat driver untuk sinyal yang dikendalikannya. fungsi dipanggil setiap kali driver yang bersesuaian aktif. Jika sinyal memiliki lebih dari satu driver. Sifatnya hampir sama dengan if statement pada proses. Pernyataan signal assignment kondisional juga merupakan pernyataan serempak. Concurrent signal assignment dapat dituliskan dalam architecture body pada urutan manapun. Fungsi resolusi dapat ditempatkan dalam pendeklarasian sinyal atau subtype.

Pernyataan concurrent assertion memiliki syntax yang sama dengan pernyataan sequential assertion. Juga dipakai untuk me-nonfungsikan driver. Sehingga. …. Dapat digunakan untuk mendeskripsikan desain • • pada hirarki.Materi 5 DATAFLOW MODELING KEY POINTS : • Pernyataan block adalah pernyataan concurrent.. Pernyataan concurrent signal assignment dalam pernyataan blok dapat memiliki keyword guard. Perbedaaanya terletak pada waktu eksekusi concurrent assertion. LANJUTAN . yang terjadi ketika terdapat event pada signal yang digunakan pada ekspresi assert. pernyataan ini dieksekusi melalui kontrol guard expression.

RESET <= … end.Materi 5 DATAFLOW MODELING Self-Test Excercise : 1. Sinyal manakah yang memerlukan fungsi resolusi ? architecture … begin P1: process (…) begin ACK <= … RDY <= … … RDY <= … end process. . Apakah sinyal implisit GUARD ? 3. Dapatkah pernyataan blok memiliki pernyataan proses ? 6. Tulislah pernyataan masukan konkuren (concurrent assertion statement) yang memastikan sinyal STATE tidak pernah mempunyai literal enumerasi TWO_ONE dan THREE_ONE ! 2. P2: process (…) begin RESET <= … ACK <= … end process. Lihatlah Fragmen kode berikut. pernyataan apa yang dipengaruhi ini ? 4. Jika terdapat guard expression dalam pernyataan blok. Dapatkah variabel dan sinyal dideklarasikan dalam blok bagian deklaratif ? 5.

Flip – flop tipe D latch ….2. Tulislah model dataflow untuk rangkaian multiplekser 4 X 1 seperti gambar 5. Tulislah model aliran data untuk flip – flop tipe D latch seperti gambar 5. LANJUTAN . Rangkaian multiplekser 4 X 1 9.. Apakah perbedaan kunci antara pernyataan concurrent signal assignment dan sequential signal assignment ? 8.Materi 5 DATAFLOW MODELING Self-Test Excercise : 7.1.1 ! A 3ns B 3ns 5ns Z C 3ns D 3ns S0 S1 1ns 1ns Gambar 5.2 ! D Q CK Q Gambar 5.

0 2 5 10 15 16 17 22 23 27 30 ns RAW <= transport CLEAR after 3 ns SAW <= reject 4 ns inertial CLEAR after 5 ns …. 'Z'). yaitu gelombang berikut pada sinyal CLEAR.Materi 5 DATAFLOW MODELING Self-Test Excercise : 10. '0' after 15 ns.. 13. Berapa banyak parameter yang dimiliki fungsi resolusi ? 11. perlihatkan bagaimana fungsi resolusi dihubungkan dengan sinyal ! 14. '1'. signal SEQUENCE: LOGIC_4: SEQUENCE <= '1' after 5 ns. Jika sebuah sinyal RX. dari tipe MVL didrive berlipat dan fungsi resolusi PULL_UP digunakan untuk mengembalikan harga – harga driver sinyal. Apakah yang dimaksud dengan pernyataan dibawah ini ? BUD <= ACK <= KIT 12. Dari gambar yang sudah ada. dan pernyataan penandaan sinyal konkuren. LANJUTAN . 'Z' after 12 ns. gambarlah gelombang – gelombang pada sinyal RAW dan SAW. Kapan pernyataan masukan konkuren berikut ini dieksekusi ? assert NOW > 100 ns report "Ooops!" severity NOTE. '1' after 22 ns: 15. '0'. Kapankah pernyataan concurrent di atas dieksekusi ? 16. Gambar gelombang yang dihasilkan oleh eksekusi dari sinyal concurrent berikut ! type LOGIC_4 is ('X'.

5 after 5 ns. end loop return SUM.. 6 after 8 ns. end ADD_UP. Gunakanlah penandaan sinyal yang dipilih (selected signal assignment) untuk menjelaskan multiplekser 4 ke 1 ? 18. … ---. Dari fungsi resolusi berikut dan dua driver untuk POP. … type INT_ARRAY is array (NATURAL range <>) of INTEGER … function ADD_UP (DRIVERS : INT_ARRAY) return INTEGER is variable SUM: INTEGER :=0.Materi 5 DATAFLOW MODELING Self-Test Excercise : 17. … signal POP: ADD_UP INTEGER := 0. 2 after 11 ns. LANJUTAN . perlihatkan harga efektif pada sinyal POP. begin for K in DRIVERS RANGE loop SUM := SUM + DRIVERS (K). 1 after 12 ns.Berikut ini pernyataan penandaan sinyal dua sinyal konkuren : POP <= 1 after 2 ns. … POP <= 11 after 4 ns. 3 after 7 ns. ….

• Mendeskripsikan pernyataan dan deklarasi component. . • Mendiskusikan bagaimana sinyal digunakan untuk menghubungkan component yang berbeda.Materi 6 STRUCTURAL MODELING OBYEK : • Penulisan model struktural.

kemudian port harus diberi nilai eksplisit awal. keyword open dapat dipergunakan. Komponen-komponen saling berhubungan dengan menggunakan sinyal. Sebelum contoh komponen dibuat harus dideklarasikan menggunakan deklarasi komponen. Deklarasi komponen meliputi deklarasi template dari komponen. port menjadi port input. Jika port komponen tidak digunakan. Slices. nama. mode dan type yang dipakai.Materi 6 STRUCTURAL MODELING KEY POINTS : • • • • • • • • Pernyataan component instantiation adalah pernyataan serempak (concurrent). arrays atau element dari array dapat dipergunakan pada hubungan sinyal dengan port komponen. Sinyal yang dihubungkan ke port output komponen menyatakan sumber tunggal bagi sinyal tersebut. Port komponen dapat dihubungkan dengan sinyal menggunakan posisi atau nama hubungan. dimana menjadi nilai port yang terbuka selama simulasi. keterangan portportnya. .

end component. … TAT: AND3 port map (open. . SAM. B. 5. LAM). Error apakah yang terdapat pada kode fragmen VHDL berikut ? … component AND3 port (A. 6. dimanakah fungsi resolusi harus dispesifikasikan ? 8. C: in_BIT. PAM.2 ! Dapatkah deklarasi komponen disertakan dalam deklarasi package ? Dapatkah kata kunci open digunakan hanya untuk port input ? Jenis port aktual manakah yang dapat menjadi ekspresi ? Jika sebuah sinyal dihubungkan ke port keluaran lebih dari satu kali. 4. 2. Z: out_BIT).1 ! Tulislah model struktural untul flip – flop tipe D-latch seperti gambar 5. LAM: BIT. 3. PAM. Dapatkah pernyataan component instantiation disertakan dalam pernyataan blok ? Tulislah model struktural untuk rangkaian multiplekser 4 X 1 seperti gambar 5. 7. signal SAM.Materi 6 STRUCTURAL MODELING Self-Test Excercise : 1.

Menggabungkan komponen ke dalam entity atau configuration. Mendiskusikan generic dan penggunaannya untuk melewatkan informasi statis. .Materi 7 GENERIC DAN CONFIGURATION OBYEK : Mendemonstrasikan pemakaian pasangan entity-architecture.

• • • • • • • • • • . jadi dapat dikompilasi terpisah. Nilai generic dan hubungan port antara komponen dan entity dapat dinyatakan sebagai bagian dari ikatan informasi yang menggunakan peta generic dan peta portnya. entity atau configuration dapat juga digunakan langsung. Entity dengan nama sama seperti komponen mesti ditempatkan pada working library. atau generate statement. seperti dalam map generic pada statement component instantiation. atau dalam deklarasi generic pada deklarasi entity. pemisalan komponen. block. Port dan nama generic harus mempunyai nama yang sesuai. Ikatan antara port dan generic dapat ditunda. maka aturan default dipergunakan. dalam deklarasi generic dari deklarasi komponen. Configuration dapat disebutkan dengan menggunakan spesifikasi atau deklarasi configuration. informasi dapat dinyatakan pada deklarasi configuration.Materi 7 GENERIC DAN CONFIGURATION KEY POINTS : • Generic dipergunakan untuk melewatkan informasi konstan ke entity. Pemisalan berbeda dari komponen yang sama atau pemisalan dari komponen yang berbeda dapat digabungkan dalam entity yang sama. Dapat juga digunakan untuk menyebutkan hirarki yang lengkap. • Nilai dari generic dapat diletakkan pada beberapa tempat. dan digunakan untuk menyebutkan kumpulan komponen ke pasangan entity-architecture. Pernyataan configuration adalah unit desain yang terpisah. Jika pemisalan dari komponen berada dalam architecture body dan tidak ada ikatan diantaranya. Dalam architecture body. Spesifikasi configuration disebutkan dalam architecture body. dalam spesifikasi konfigurasi. Ini juga menyebutkan contoh ke pasangan entity-architecture. Configuration dapat menyatakan hubungan antara komponen dan pasangan entity-architecture. Fungsi konversi dapat digunakan jika tipe dari port komponen tidak sesuai dengan tipe port entity. Spesifikasi configuration tidak perlu menyebutkan semua ikatan.

Dapatkah ikatan dari suatu pemisalan komponen hanya dispesifikasikan untuk pasangan entityarchitecture ? 9. Kapankah fungsi–fungsi konversi diperlukan ? . Perlihatkan sebuah deklarasi komponen dari N masukan generic gerbang XOR dan perlihatkan bagaimana generic dapat dilewatkan dengan menggunakan peta generic pemisalan komponen ? 4. Tulislah sebuah deklarasi configuration untuk entity flip – flop tipe D-latch yang dijelaskan pada bahasan sebelumnya ! 8. Dapatkah aturan–aturan ikatan standar menunjukkan port–port antara satu komponen dan satu entity oleh nama ataukah oleh posisi ? 10. sebuah deklarasi konfigurasi 6. Tulislah satu contoh dari N masukan generic gerbang XOR ! 3. Manakah dari hal–hal berikut dapat digunakan untuk menyebutkan ikatan dari hierarki lengkap : Sebuah spesifikasi konfigurasi atau. Dapatkah nama–nama port berbeda dalam satu komponen dan satu entity yang terbatas ? 5.Materi 7 GENERIC DAN CONFIGURATION Self-Test Excercise : 1. Tulislah spesifikasi konfigurasi untuk entiti rangkaian MUX 4 X 1 yang dijelaskan pada bahasan sebelumnya ! 7. Dapatkah satu generic menjadi satu type ? 2.

B: in MVL.Materi 7 GENERIC DAN CONFIGURATION Self-Test Excercise : 11. Modelkan delay sebagai generic.1 menggunakan tipe struktural. Tulislah spesifikasi konfigurasi yang menspesifikasikan ikatan/batasan ! component AND_GATE port (A. Tulislah sebuah model untuk multiplekser 4X1 yang dijelaskan pada gambar 5. M: in STD_ULOGIC. entity AND2 is port (L. Disini terdapat deklarasi komponen dari 2 masukan gerbang AND yang menggunakan tipe MVL untuk port–portnya. Tulislah deskripsi struktural dari rangkaian XOR seperti gambar 2.. end entity. tetapi menggunakan pemisalan langsung dari entity (diasumsikan terdapat entity dalam library CMOS6) ! 12. end component. Z: out MVL). …. LANJUTAN . P: out STD_ULOGIC).1. Tulislah deklarasi konfigurasi dan lewatkan harga–harga delay dengan menggunakan generic ! 13. sebagaimana terlihat di bawah ini. Komponen ini dibatasi oleh 2 masukan gerbang AND yang menggunakan tipe STD_ULOGIC untuk port – portnya.

Mendemonstrasikan penggunaan operator overloading subprogram. .Materi 8 SUBPROGRAM DAN OVERLOADING OBYEK : Menjelaskan fungsi dan prosedur.

Pada fungsi impure nilainya kemungkinan tidak akan sama. . Lainnya adalah pernyataan concurrent. Variabel yang dinyatakan dalam subprogram berbeda sifatnya dengan yang ada dalam proses. Ini menyebabkab subprogran keluar. Fungsi Call adalah jenis dari ekspresi/ungkapan. Fungsi dapat dinyatakan sebagai fungsi pure atau impure. Statement return hanya dapat dipergunakan dalam subprogram. suatu • • • • • • • • • prosedur dapat berisi wait statement yang menyebabkan penutupan proses tertunda. ini termasuk pernyataan sekuensial. parameter. Subprogram didefinisikan menggunakan subprogram body. Subprogram body berisi nama subprogram. Sifat dari subprogram dideskripsikan menggunakan statament sekuensial. Prosedur akan berpengaruh dengan cara modifikasi sinyal global dan variabel atau modifikasi parameter.Materi 8 SUBPROGRAM DAN OVERLOADING KEY POINTS : • Subprogram berupa fungsi atau prosedur. mode dan tipe serta perhitungan yang dilakukan. Variabel dalam subprogram diinisialisasi setiap kali subprogram dipanggil dan berhenti setelah kembali dari subprogram. Jika prosedur Call muncul dalam proses atau subprogram yang lain. • Prosedure boleh mengembalikan nilai nol dan mengeksekusinya dalam waktu nol. Meski demikian. Prosedur Call dapat berupa penyataan sekuensial atau concurrent. Fungsi pure adalah fungsi yang kembali bernilai sama setiap kali dipanggil dengan nilai parameter yang sama. • Fungsi mengembalikan satu nilai dan mengeksekusinya dalam waktu nol.

Subprogram call dapat menjadi dua jika dua subprogram yang ada memiliki tipe parameter yang sama.. Seperti halnya pada subprogram. LANJUTAN . Signature menyebutkan tipe parameter dari subprogram atau enumeration literal. Satu subprogram overload dapat menyembunyikan subprogram lainnya jika tipe parameternya sama. Deklarasi subprogram menyatakan interface ke subprogram. Signature digunakan untuk identifikasi khusus subprogram atau enumeration literal yang overload. operator juga dapat mengalami overload dalam arti tidak sesuai dengan tipe yang telah ditentukan sebelumnya. …. Hal ini menyatakan nama subprogram dan parameter dengan mode dan tipenya. Suatu nilai dapat dilewatkan ke subprogram dengan menggunakan posisi atau nama hubungan. Dua atau lebih subprogram disebut overloaded jika memiliki nama yang sama. Notasi operator standar atau standar fungsi call dapat digunakan untuk operator overload atau nonoverload.Materi 8 SUBPROGRAM DAN OVERLOADING KEY POINTS : • Prosedur Call concurrent dijalankan setiap kali terdapat event pada signal sehubungan dengan parameter • • • • • • • • • formalnya dengan mode in atau inout. Deklarasi subprogram berguna pada penulisan subprogram dalam package.

Dapatkah prosedur Call concurrent memiliki pernyataan wait ? 4. Tuliskan fungsi konversi nilai dari tipe BIT_VECTOR ke integer. bagaimana cara mendeteksi operator overload yang sedang dipanggil ? 12. 13. berikan aproksimasi untuk membuat subprogram call unambiguous ! 10. Jika dua subprogram overload dan memiliki tipe parameter dan tipe hasil yang sama. Literal enumerasi memiliki deklarasi fungsi yang ekivalen untuk keperluan penentuan tipe parameter dan hasil.Materi 8 SUBPROGRAM DAN OVERLOADING Self-Test Excercise : 1. Asumsikan bit terkanan adalah LSB. Saat operator overload digunakan. asumsikan representasi besaran tidak ditentukan. Pentingkah selalu dinyatakan suatu subprogram ? 8. Dimanakah signature digunakan ? 14.” apakah yang menjadi penyebabnya ? 11. Bagaimana perbedaan fungsi call dengan prosedur call ? 7. jika terdapat error pada subprogram call misalkan “subprogram not declared. Berikan deklarasi fungsi ekivalen untuk karakter A pada tipe predifined CHARACTER. Kapankah dua subprogram dikatakan overload ? 9. Bagaimana variabel dideklarasikan dalam subprogram berbeda dengan dalam proses ? 6. Termasuk fungsi pure atau impure jika tidak terdapat keyword eksplisit yang disebutkan pada spesifikasi fungsi ? 3. Dapatkah prosedur memiliki peryataan return ? 5. Berikan dua subprogram overload. . Dapatkah suatu fungsi tidak mempunyai parameter input ? 2.

Tuliskan fungsi yang menampilkan dekoding BCD ke 7-segment. Tuliskan deklarasi fungsinya. …. Overload-kan fungsi soal no. jika COY adalah vector 3-bit. 21. Jangan gunakan operator geser. Contoh. Jumlah bit yang digeser juga disebutkan. Asumsikan bahwa bit paling kiri adalah bit sign. Tuliskan prosedur yang dapat menggambarkan perilaku dari asynchronous preset clear. 18. Type SIGNED dideklarasikan sebagai berikut. LANJUTAN . 16. Dapatkah prosedur call sekuensial selalu digunakan sebagai prosedur call concurrent ? 20. Tuliskan fungsi overload untuk operator “or” yang mengerjakan argumen dari tipe SIGNED. type SIGNED is array (NATURAL range <>) of bit. 14 dengan menuliskan fungsi lain yang mengubah nilai tipe STD_LOGIC_ VECTOR ke nilai integer. Tuliskan prosedur yang menampilkan geser kanan aritmatika dari parameter sinyal. Asumsikan bahwa input sinyal adalah tipe UNSIGNED dan operator overload “+” (yang mengerjakan operand UNSIGNED dan INTEGER) tersedia. 17. fungsi return “COY(0) and COY(1) and COY(2)”. 19. positive-edge triggered. counter.. Tuliskan fungsi yang menampilkan reduksi AND dari bit dalam suatu vector.Materi 8 SUBPROGRAM DAN OVERLOADING Self-Test Excercise : 15. Juga tuliskan deklarasi fungsinya.

Materi 9 PACKAGE DAN LIBRARY OBYEK : Menjelaskan konsep desain library. . Menghubungkan item dalam suatu package dari unit desain lain dengan menggunakan konteks klausa.

• Pernyataan package dapat berisi bermacam-macam pernyataan. Kumpulan nama logika pada lokasi penyimpanan adalah host-specific. Library desain merupakan implementasi terpisah lokasi penyimpanan dimana unit desain terkompilasi dapat disimpan. Package body dapat berisi pernyataan selain pernyataan subprogram dan constant. dan component. Dalam kasus tertentu. berisi satu atau lebih unit desain. Item dinyatakan dalam pernyataan package dan dapat digunakan pada unit desain lainnya dengan menggunakan klausa. Compiler VHDL mengkompilasi file desain dan menyimpan deskripsi unit desainnya dalam library desain yang telah dirancang sebagai working library.Materi 9 PACKAGE DAN LIBRARY KEY POINTS : • Package menyediakan tempat untuk menyimpan pernyataan yang sering digunakan. hal ini tidak dapat digunakan oleh unit desain lainnya. seperti pernyataan constant. Setiap library desain memiliki nama logika. File desain merupakan unit dasar yang dikompilasi menggunakan compiler VHDL. Meski demikian. Package body dibutuhkan jika pernyataan package berisi pernyataan subprogram atau pernyataan constant tertunda. package body yang saling berhubungan berisi subprogram body dan pernyataan constant yang lengkap. . • Package digambarkan oleh pernyataan package dan pilihan package body. File desain berupa file teks yang berisi source VHDL. type dan • • • • • • • • subtype.

. …. Package STD_LOGIC_1164 berisi sembilan nilai tipe logika dan operator fungsi overloadnya. • • • • salah satu dari library desain harus dirancang sebagai working library. Unit desain harus dikompilasi untuk referensi. Sebelum kompilasi dilakukan. LANJUTAN . sebagai contoh bahwa pernyataan entity harus dikompilasi lebih dulu sebelum architecture body dapat dikompilasi.Materi 9 PACKAGE DAN LIBRARY KEY POINTS : • Host environment harus menyediakan semua nomor library desain. dengan nama logika WORK. Klausa terpakai dapat digunakan untuk memilih item dalam package. Library dan pemakaian klausa saling berhubungan dengan unit desain dan bukan merupakan dasar file desain. Package ini merupakan standar IEEE (IEEE Std 1164-1993) yang terletak dalam library desain dengan nama logika IEEE.

Dapatkan sebuah entity declaration dan yang tergabung dalam architecture body memiliki nama yang sama ? 8. Apakah penggunaan klausa “use STD. Dapatkah item yang dideklarasikan dalam package body dibuat visible untuk desain unit yang lain ? 4.” dengan lengkap diberikan kepada semua unit desain ? . yang pertama kali dispesifikasikan dalam design file. diaplikasikan untuk semua subsequent unit desain dalam file desain. Benar atau salah? 9. Benar atau salah ? 6.TEXTIO. Dapatkah package declaration mempunyai lebih dari satu package body yang tergabung didalamnya ? 5. Library dan penggunaan klausa.Materi 9 PACKAGE DAN LIBRARY Self-Test Excercise : 1.all. Dapatkah package body berisi declaration selain subprogram declaration dan constant declaration ? 3. Bagaimana kelompok dari logical name dari design library dan physical storage locations didefinisikan ? 7. Implementasi dari desain library dan menejemennya tidak didefinisikan oleh bahasa pemrograman. Dapatkah package declaration berisi subprogram body ? 2.

Fungsi LARGEST mengembalikan nilai yang lebih besar dari dua bilangan integer. 14. 11. yang dideskripsikan dalam lesson sebelumnya. Tulis sebuah package UTI:LS yang berisi dua fungsi. Juga termasuk deklarasi komponen untuk 3-bit up-down counter.. LANJUTAN . Tulis sebuah package yang mendeklarasikan 50 value logic type. TO_INTEGER. LARGEST dan SMALLEST. Fungsi SMALLEST mengembalikan nilai yang lebih kecil dari dua bilangan integer. Tulis “or” operator fungsi logika overloaded yang menjalankan type ini. 12. Tulis package yang berisi deklarasi atribut timing. 13. Konteks klausa apa yang seharusnya digunakan unutk mengimport up-down counter component declaration yang diberikan dalam package yang dideskripsikan dalam pertanyaan sebelum ini ? Asumsikan behwa package telah dikompilasi ke design library dengan nama UTILITIES. COMP_DECL. Konteks klausa apakah yang harus digunakan untuk mendeskripsikan netlist jika package. 15. Tulis sebuah package yang berisi daya overloaded function.Materi 9 PACKAGE DAN LIBRARY Self-Test Excercise : 10. …. yang diberikan berisi semua component declaration. Package telah dikompilasi ke dalam sebuah design library yang dinamakan ECL.

dan atribut user-defined. generate. Menggunakan keistimewaan seperti pernyataan entity.Materi 10 KEISTIMEWAAN LEBIH LANJUT OBYEK : Mendiskusikan beberapa keistimewaan lebih lanjut dari VHDL. .

jika semua driver terputus. Jika guarded signal ditetapkan sebagai nilai dibawah kontrol suatu guard dan mengalami kesalahan.Materi 10 KEISTIMEWAAN LEBIH LANJUT KEY POINTS : • Deklarasi entity dapat berisi deklarasi dan pernyataan khusus. Alias menyatakan nama lain untuk semua atau bagian dari suatu item. • Pernyataan generate untuk tiruan waktu elaborasi atau pernyataan concurrent terseleksi kondisi. nilai efektifnya adalah nilai sebelumnya. Konversi ini hanya diperbolehkan pada tipe-tipe yang relatif berdekatan. Hal ini berguna dalam konteks dimana tipe ekspresi dibutuhkan secara eksplisit. Konversi tipe mengijinkan pengubahan nilai dari satu tipe ke tipe lainnya. Alias dapat dinyatakan untuk objek atau item yang bukan objek seperti type. Pada signal bus jika semua driver ke sinyal terputus nilai efektifnya dihitung dengan menggunakan fungsi pemecahan tanpa driver. Guarded signal harus berupa resolved signal. • Hanya pernyataan pasif yang diijinkan sebagai pernyataan entity. • Pernyataan generate dapat mempunyai bagian deklaratif yang berisi pernyataan lokal ke pernyataan • • • • • • • • • generate. driver ke sinyal akan terputus. Ekspresi dengan kualifikasi adalah salah satu tipe ekspresi yang secara eksplisit disebutkan. Pada register guarded signal. Tidak satu konversi tipe yang menyatakan secara langsung. Jika signal dinyatakan sebagai suatu bus atau register dalam deklarasi signal. sinyal ini disebut guarded signal. .

sebagai kumpulan sinyal atau variabel. …. Template groupnya dinyatakan dengan menggunakan pernyataan group template dan item yang membentuk group disebutkan dengan menggunakan deklarasi group. • Atribut user-defined digunakan untuk memasukkan informasi constant ke item. atribut dapat dinyatakan sendiri. Target dari sinyal atau variabel tetap dapat berupa target aggregate.. Item tertentu dengan sifat tertentu dapat dikelompokkan dalam suatu group. LANJUTAN . Nilainya sesuai dengan • • • spesifikasi atributnya. • Sebagai tambahan untuk atribut predefined. • Atribut user-defined dinyatakan dengan menggunakan deklarasi attribute.Materi 10 KEISTIMEWAAN LEBIH LANJUT KEY POINTS : • Waktu putus dari sinyal disebutkan dengan menggunakan spesifikasi pemutusan. Pernyataan blok dapat dengan sendirinya memiliki map port dan generic yang akan berkomunikasi dengan sinyal di luar pernyataan block. Pernyataan block dapat digunakan untuk pemodelan hirarki.

. Type SIGNED_MVL is array (NATURAL range <>) og MVL. 2. Statement apakah yang diperbolehkan sebagai enetity statement ? Generate statement merupakan concurrent statement. 12. 5. 4. 7. 11.Z’). 9. 8. 3. Type MVL is (‘X’. Deklarasi apakah yang terdapat dalam contoh berikut ? G1 : for K in 0 to 12 generate … end generate.Materi 10 KEISTIMEWAAN LEBIH LANJUT Self-Test Excercise : 1. 10. 6.’0’.’1’. Benar atau salah? Dapatkan ganerate statement ditulis bersamaan dengan generate statement yang lain ? Loop parameter untuk skema for-generate dideklarasikan dengan lengkap. Benar atau salah ? Bagaimana memutuskan (disconnect) watku yang dispesifikasikan? Dengan jalan ekspilist apakah untuk memutuskan driver ? Dapatkah sebuah atribut user-defined yang ditentukan sebuah value menggunakan assignment statement ? Bagaimana sebuah group dideklarasikan ? Tuliskan sebuah concurrent assertion statement dalam sebuah entity declaration dari D-type flipflop dimana akan memberikan warning massage jika pulsa clock kurang dari 1 ns. Guarded signal dapat ditentukan sebuah value yang tidak di bawah kendali guard expression. Benar atau salah ? Apakah type-type berikut mempunyai hubungan yang dekat (sehingga implicit conversion dapat terjadi) ? Type SIGNED_BIT is array (NATURAL range<>) of BIT. Sebuah alias dapat dispesifikasikan untuk type.

FALL).Materi 10 KEISTIMEWAAN LEBIH LANJUT Self-Test Excercise : 13.. Variable CUE: STD_LOGIC_VECTIOR(4 to 10). LANJUTAN . Apakah : WHEATHER‟LEFT WHEATHER‟RIGHT WHEATHER‟LOW WHEATHER‟ASCENDING CUE‟LENGTH CUE‟ASCENDING CUE‟SIMPLE_NAME WHEATHER‟SUCC(SUMMER) WHEATHER‟PRED(WINTER) WHEATHER‟LEFTOF(SPRING) WHEATHER‟RIGHTOF(MONSOON) CUE‟LEFT CUE‟RIGHT CUE‟LOW CUE‟HIGH CUE‟RANGE CUE‟REVERSE_RANGE …. Type WEATHER is (WINTER. Diberikan.MONSOON.SUMMER.SPRING.

16. Diberikan signal waveform berikut. „0‟ after 14ns. „1‟ after 11ns. „1‟ after 22ns. Jelaskan mekanisme menggunakan alias yang dapat kita gunakan untuk mewakili MVL menggunakan STD_LOGIC. LANJUTAN . Kita telah menggunakan type MVL dalam suatu model. Apakah perbedaan antara UNSIGNED(AX) dan UNSIGNED‟(AX) ? ….‟1‟ after 5ns.Materi 10 KEISTIMEWAAN LEBIH LANJUT Self-Test Excercise : 14. ‟1‟ after 18 ns. PREZ <= „0‟.. Diberikan. kita ingin merubah semua type ke type STD_LOGIC. Type UNSIGNED is array (NATURAL range <>) og BIT Variable AX: BIT_VECTOR(0 to 3). Apakah yang dilakukan signal berikut ? PREZ‟DELAYED (3 ns) PREZ‟STABLE PREZ‟QUIET Kapankah PREZ‟EVENT true ? Bagaimana PREZ‟LAST_EVENT pada 17ns ? Bagaimana PREZ‟LAST VALUE pada 10ns ? 15. Berikutnya.

Menggunakan keistimewaan seperti pernyataan entity. dan atribute user-defined. generate.Materi 11 SIMULASI MODEL OBYEK : Mendiskusikan beberapa keistimewaan lebih lanjut dari VHDL. .

Jika type dari predefined type penting. Waveform dibangkitkan dengan menggunakan signal assignment statement. Dari component library vendor diharapkan untuk mendapat entity dan architecutre declaration untuk semua component dan package yang berisi component declaration. kita perlu mengetahui type yang digunakan dalam pemodelan port component. kemudian kita perlu untuk mendifinsikan type dan operator fungsi overloaded dalam package. Vector yang diaplikasikan untuk test bench dapat secara optional dibaca dari file teks dan dibandingkan dengan present value yang diharapkan pada file teks. Sebagai tambahan. . yaitu. Test bench dapat ditulis dengan menggunakan VHDL. stimulus generation dan mekanisme monitoring yang tersedia pada bahasa pemrograman itu sendiri. kita perlu mendefinisian logic value dari rangkain yang kita miliki.Materi 11 SIMULASI MODEL KEY POINTS : • • • • • • Sebelum memulai pemodelan. digunakan IEEE standard STD_LOGIC_1164 package yang mendefinisikan 9-value logic type. Sebagai gantinya.

Buatlah clock dengan periode on dan off 3ns dan 10ns . Tuliskan dalam VHDL code untuk membangkitkan gelombang berikut '1' 'U' '0' 0 3 one cycle 6 10 13 16 20 ns 3.force”: FORCE1 0 ns FORCE0 5 ns FORCE1 12 ns FORCE0 27 ns FORCE1 32 ns . dalam signal RGB. yang dispesifikasikan dalam file teks “ckt. 4. Tuliskan kode VHDL untuk membangkitkan gelombang berikut. Tuliskan kerangka kode yang menunjukkan cara membaca nilai dari type STD LOGIC VECTOR dari sebuah file teks.Materi 11 SIMULASI MODEL Self-Test Excercise : 1. 2.

. dalam signal CORE. Nilai input disediakan dalam file teks dan berbentuk : 101 110 00 FALSE 000 110 01 TRUE 011 110 11 FALSE 000 111 10 FALSE 111 000 11 TRUE Dua yang pertama merupakan nilai operand. Tuliskan sebuah test bench untuk problem 1101 sequence detector yang diberikan pada Lesson 3. Tuliskan sebuah test bench untuk rangkaian adder.Materi 11 SIMULASI MODEL Self-Test Excercise : 5. 8. Juga cetak beberapa nilai yang mismatch untuk output. Sediakan input sequence dan nilai yang diharapkan (expected value) sebagai array dalam test bench. Tuliskan sebuah test bench untuk comparator ALU. LANJUTAN .expext”: EXPECT1 0 ns EXPECT0 5 ns EXPECT0 15 ns EXPECT1 27 ns EXPECT0 32 ns 6. nilai ketiga merupakan opcode dan nilai keempat merupakan hasil yang diharapkan. yang diberikan dalam file teks “ckt. Nilai set untuk input disediakan dalam test bench itu sendiri sebagai array of records. 7. …. Tuliskan kode VHDL untuk membandingkan respon yang diinginkan.

.Materi 12 CONTOH HARDWARE MODELING OBYEK : Menerapkan keistimewaan bahasa pemrograman untuk memodelkan hardware yang sesungguhnya.

tidak langsung. Signal dapat juga digunakan untuk memodelkan flip-flop. Kita dapat mencampur tiga style model utama dalam beberapa cara untuk membuat model yang kita desain. . Generate statement sangat berguna dalam pemodelan repetitive logic. Sebuah architecture body mendeskripsikan desain internal. Signal mendapatkan nilai setelah delay. sebagai contoh. Hati-hati ketika membaca dan menentukan nilai pada signal dalam proses. ketika diberikan control clock. Wire dapat dimodelkan menggunakan signal. Gunakan variable sebagai temporari ketika dibutuhkan. Gunakan transport delay untuk memodelkan pure wire delay.Materi 12 CONTOH HARDWARE MODELING KEY POINTS : • • • • • • • • • Interface dari sebuah desain dimodelkan menggunakan entity declaration. Memory dapat dimodelkan sebagai variable 2-dimensi. State machine dapat dimodelkan dengan menggunakan case statement dalam process statement.

3. clock dan parallel-out. paralelin. Tuliskan model VHDL untuk drink machine yang dapat mengeluarkan jus mangga dengan harga 15 sent. Tuliskan sebuah model VHDL untuk dekoder logika BCD to 7-segment menggunakan pernyataan signal assignment terpilih. Deskripsikan D-flip-flop menggunakan konstruksi behavioral. 4. Tuliskan sebuah model VHDL untuk 4-bit shift register dengan serial-in. Hanya nikel dan dimes yang diterima. 5.Materi 12 CONTOH HARDWARE MODELING Self-Test Excercise : 1. Deskripsikan 8-bit register dengan menggunakan D-flip-flop. . Setiap kembalian harus dikembalikan. Tuliskan model behavior untuk flip-flop dengan synchronous preset dan clear. 2.

Sign up to vote on this title
UsefulNot useful