P. 1
Rangkaian Logika Digital

Rangkaian Logika Digital

|Views: 635|Likes:
Published by evhyajah

More info:

Published by: evhyajah on May 22, 2010
Copyright:Attribution Non-commercial

Availability:

Read on Scribd mobile: iPhone, iPad and Android.
download as PPT, PDF, TXT or read online from Scribd
See more
See less

12/02/2012

pdf

text

original

Rangkaian Logika Digital

2
Perancangan Rangkaian Digital
Teknologi IC Digital dan Jenis Rangkaian Logika
Gambar 1.Teknologi IC Digital dan Jenis Rangkaian Logika
Konsep jenis rangkaian logika artinya:
• setiap anggota jenis dibuat dengan teknologi yang sama
• mempunyai struktur rangkaian yang serupa
• mempunyai ciri-ciri dasar yang sama,
Setiap jenis rangkaian logika mempunyai kelebihan dan kekurangan.
3
Pada perancangan sistem yang konvensional, perancang memilih jenis
logika yang sesuai dan berusaha untuk mengimplementasikan sistem
sebanyak mungkin dengan menggunakan modul dari jenis yang sama. Hal
ini memudahkan interkoneksi dari modul
Jika dalam suatu sistem digunakan lebih dari satu jenis rangkaian logika,
perancang harus merancang rangkaian antarmuka (interface).
Pemilihan jenis rangkaian logika berdasarkan:
• fleksibilitas logika
• kecepatan operasi
• ketersediaan fungsi kompleks
• kepekaan terhadap derau
• kemampuan beroperasi pada selang suhu tertentu
• disipasi daya
• harga
Teknologi IC Digital:
• CMOS
• Bipolar
• BiCMOS
• GaAs
4
CMOS
Teknologi CMOS adalah yang paling dominan dalam teknologi IC untuk
rancangan rangkaian digital. Dibandingkan dengan teknologi bipolar, CMOS
mempunyai:
• disipasi daya yang kecil, sehingga dapat menempatkan lebih banyak
rangkaian pada satu chip
• mempunyai impedansi masukan yang tinggi, sehingga dapat digunakan
untuk penyimpan sementara dari informasi baik pada rangkaian logika
maupun rangkaian memory.
• mempunyai ukuran yang semakin kecil, sehingga memungkinkan untuk
mempunyai tingkatan integrasi yang sangat tinggi.
Yang paling banyak dipakai adalah rangkaian CMOS komplementer yang
berdasarkan struktur inverter.
Dari segi banyaknya gerbang logika pada satu chip:
• SSI (small scale integrated) – 1 – 10 gerbang:
• MSI (medium scale integrated) – 10 – 100 gerbang
• VLSI (very large scale integrated) – sampai jutaan gerbang
Dalam beberapa aplikasi, CMOS komplementer dapat ditunjang oleh dua
rangkaian logika MOS lainnya, yaitu pseudo-NMOS dan pass-transistor.
5
CMOS dinamik digunakan jika diperlukan kecepatan operasi yang tinggi
dan disipasi daya yang rendah.
Bipolar
Dua jenis rangkalain logika yang berdasarkan BJT: TTL dan ECL.
Sebelum era VLSI, TTL banyak digunakan.Sekarang TTL muncul kembali
dengan daya yang rendah dan kecepatan yang tinggi. Kecepatan tinggi
diperoleh dengan mencegah BJT memasuki daerah jenuh. Jenis TTL ini
menggunakan dioda Schottky, sehingga disebut Schottky TTL.
ECL atau CML dibuat berdasarkan implementasi ‘current-switch’ pada
inverter. Elemen dasarnya adalah penguat differential. Pada operasi ECL
ini, keadaan jenuh selalu dihindari sehingga menghasilkan kecepatan
operasi yang tinggi,
Dari semua jenis rangkaian logika, ECL mempunyai kecepatan operasi
tertinggi,
6
BiCMOS
BiCMOS menggabung kecepatan operasi yang tinggi dari BJT dengan
disipasi daya yang rendah dan karakteristik lainnya dari CMOS.
BiCMOS dapat dipakai untuk implementasi rangkaian analog dan digital
dalam chip yang sama.
Gallium Arsenide (GaAs)
Mobilitas pembawa yang tinggi dari GaAs menghasilkan kecepatan operasi
yang tinggi, Teknologi ini belum berkembang dengan matang, tetapi
mempunyai potensi yang sangat besar.
Karakterisasi Rangkaian Logika
• noise margin
• propagation delay
• power dissipation
• delay-power product

silicon area

fan-in dan fan-out
7
Noise Margin
Gambar 2. Voltage Transfer Characteristik (VTC) sebuah inverter.
Operasi statik dari jenis rangkaian logika ditentukan karakteristiknya oleh
karakteristik voltage transfer (VTC) dari inverter dasarnya.
Pada VTC terdapat 4 parameter, V
OH
, V
OL
, V
IH
dan V
IL
. V
IH
dan V
IL
didefinisikan
sebagai titik di mana arah kemiringan kurva = -1.
V
M
didefinisikan sebagai tegangan ambang di mana v
O
= v
I.
8
V
IL
adalah harga maksimum sinyal masukan v
i
yang masih dianggap oleh
inverter sebagai logika 0.
V
IH
adalah harga minimum sinyal masukan v
i
yang masih dianggap oleh
inverter sebagai logika 1.
V
OH
adalah harga sinyal keluaran logika 1
V
OL
adalah harga sinyal keluaran logika 0
Ketahanan (robustness) dari jenis rangkaian logika ditentukan oleh
kemampuannya untuk menolak derau yang dinyatakan dengan ‘noise margin’
NM
H
≡ V
OH
– V
IH

NM
L
≡ V
IL
– V
OL
Sebuah inverter yang ideal mempunyai:
NM
H
= NM
L
= V
DD
/2
V
M
= V
DD
/2
Propagation Delay
Kinerja dinamik dari jenis rangkaian logika ditentukan oleh waktu tunda
propagasi dari inverter dasarnya.
t
PLH
adalah waktu tunda propagasi dari masukan logika rendah ke keluaran
logika tinggi.
t
PHL
adalah waktu tunda propagasi dari masukan logika tinggi ke keluaran
logika rendah.
t
p
≡ ½ (t
PLH
+ t
PHL
)
9
Makin pendek waktu tunda propagasi, makin tinggi kecepatan operasi jenis
rangkaian logika.
Power Dissipation
Ada dua macam disipasi daya.
Disipasi daya statik didefinisikan sebagai daya yang didisipasikan oleh
gerbang jika tidak ada proses perubahan (switching). Disipasi daya ini
disebabkan oleh adanya hubungan pada rangkaian gerbang ke catu daya
dan ground pada saat keluaran tinggi atau rendah.
Disipasi daya dinamik didefinisikan sebagai daya yang didisipasikan oleh
gerbang jika ada proses perubahan. Hal ini terjadi karena transistor
beroperasi dari catu daya V
DD
dan mengisi kapasitor beban.
2
2
1
DD D
fCV P ·
f = frekuensi
Persamaan di atas dturunkan dengan asumsi bahwa keluaran rendah = 0 V
dan keluaran tinggi = V
DD
10
Gambar 3.Definisi dari waktu tunda propagasi dan waktu perubahan
(switching times) dari sebuah inverter
11
Delay-Power Product
Idealnya dalam perancangan sebuah rangkaian logika adalah mempunyai
kecepatan tinggi tetapi disipasi daya yang rendah. Tetapi kedua persyaratan
ini bertentangan, karena jika disipasi daya diturunkan dengan menurunkan
catu tegangan atau catu arus, atau keduanya, ‘current-driving capability’ dari
gerbang akan menurun. Hal ini disebabkan semakin lama waktu untuk
‘charge’ dan ‘discharge’ pada beban dan kapasitor parasit, sehingga waktu
tunda propagasi meningkat.
DP = P
D
t
p
[joule]
Semakin kecil PD, semakin efektif rangkaian logika.
Silicon Area
Tujuan dari perancangan rangkaian VLSI digital adalah minimisasi luas
silikon per gerbang. Hal ini dapat dicapai dengan:
• teknologi proses yang canggih sehingga memungkinkan pengurangan
ukuran minimum dari divais.
• teknik perancangan rangkaian yang canggih.
• tata letak chip yang teliti.
12
Semakin sederhana rangkaian, semakin kecil luas silikon yang diperlukan.
Dengan memilih divais yang kecil maka akan mengurangi kapasitor parasit
sehingga dapat meningkatkan kecepatan. Tetapi, divais kecil mempunyai
‘current driving capability’ yang rendah sehingga waktu tunda meningkat. Jadi
di sini diperlukan kompromi antara semua kendala dan keunggulan yang ada
untuk mendapatkan perancangan yang optimum.
Fan-in dan Fan-out
Fan-in sebuah gerbang adalah jumlah masukannya.
Fan-out adalah jumlah maksimum dari gerbang serupa yang dapat di
‘drive’oleh gerbang tersebut dengan mempertahankan kualitas yang
diinginkan.
Teknik Perancangan Sistem Digital
- custom design
- semi custom design dengan menggunakan gate array. Salah satu jenis gate
array yang banyak digunakan adalah field programmable gate array (FPGA)
13
Design Abstraction and Computer Aids
Perancangan sistem digital yang sangat kompleks, apakah pada satu chip IC
atau menggunakan komponen yang sudah ada dapat dilakukan dengan
menggunakan beberapa tingkat abstraksi yang berbeda dengan bantuan
bermacam-macam alat bantu komputer.
Dalam perancangan IC ada beberapa rangkaian yang sudah tersimpan
dalam pustaka yang disebut ‘standard cells’. Rangkaian-rangkaian ini disebut
sel, dapat digunakan untuk merancang subsistem yang lebih besar.yang
akan ditentukan karakterisasinya dan disimpan sebagai blok fungsional yang
kemudian digunakan untuk merancang sistem yang lebih besar lagi,
Jadi tingkat abstraksinya:
- Standard cell
- Functional block
- Subsystem atau system
Pada setiap tingkat abstraksi perlu dilakukan simulasi dan program komputer
lainnya yang dapat membantu perancangan secara otomatis,misal ‘place-
and-route’. Sayangnya untuk perancangan sistem analog, banyak hal yang
harus dilakukan secara manual.
14
Analisa Perancangan dan Kinerja Inverter CMOS
Struktur Rangkaian
Gambar 4.(a) Inverter CMOS (b) dinyatakan sebagai sepasang saklar yang
bekerja secara bergantian
15
Source dari masing-masing MOSFET dihubungkan dengan body, sehingga
menghilangkan ‘body effect’
V
tn
= |V
tp
| = V
t
yang mempunyai harga berkisar antara 0,2 V – 1 V.
Inverter dapat digantikan dengan sepasang saklar yang bekerja secara
bergantian seperti yang terlihat pada gambar 10(b)
( )
]
]
]


,
`

.
|
·
t DD
n
n DSN
V V
L
W
k r
'
1
( )
]
]
]
]


,
`

.
|
·
t DD
p
p DSP
V V
L
W
k r
'
1
Operasi Statik
v
I
= 0, v
O
= V
OH
= V
DD
→ simpul keluaran terhubung ke V
DD
melalui resistansi
r
DSP
dari transistor ‘pull-up’ Q
P
.
v
I
= V
DD
, v
O
= V
OL
= 0 → simpul keluaran terhubung ke ground melalui
resistansi r
DSN
dari transistor ‘pull-down’ Q
N
.
Jadi dalam keadaan ‘steady state’, tidak ada jalur arus antara V
DD
dan
ground, dan arus statik dan disipasi daya statik sama dengan nol.
16
Gambar 5. VTC dari inverter CMOS dengan Q
N
dan Q
P
yang ‘matched’
Pada gambar 5 terlihat bahwa keluaran dari inverter CMOS adalah 0 dan
V
DD
. Jadi simpangan tegangan keluaran merupakan simpangan maksimum.
Ternyata V
OL
dan V
OH
tidak tergantung dari ukuran divais, sehingga CMOS
sangat berbeda dengan bentuk logika MOS lainnya
17
Inverter CMOS dapat dibuat agar perpindahan kondisi (switched) terjadi
pada titik tengah dari simpangan logika yaitu V
DD
/2 dengan memilih
ukuran transistor yang tepat. Tegangan ambang perpindahan adalah:
( )
( )
p p p
n n n
p n
tn p n tp DD
th
L W k k
L W k k
k k
V k k V V
V
'
'
1
·
·
+
+ −
·
Untuk kasus khusus dimana V
tn
= |V
tp
|, V
th
= V
DD
/2 untuk k
n
= k
p
yaitu:pada
keadaan:
( ) ( )
p p n n
L W k L W k
' '
·
Jadi VTC yang simetris dapat diperoleh jika divais dirancang mempunyai
parameter transkonduktansi yang sama. Kondisi ini disebut ‘matching’.
Karena μ
n.
2 – 4 kali lebih besar dari μ
p
, maka keadaan ‘matching’ dapat
diperoleh dengan membuat (W/L)
p
2 – 4 kali (W/L)
n

n p
n
p
L
W
L
W

,
`

.
|
·
,
`

.
|
µ
µ
18
Biasanya kedua divais mempunyai panjang kanal yang sama yaitu di-set
pada panjang minimum. Lebar minimum untuk kanal –n biasanya 1½ - 2 kali
panjang minimum dan untuk kanal –p 3 – 4 kali panjang minimum. Jika
inverter harus men-drive beban kapasitif yang besar, transistor dibuat lebih
lebar. Tetapi untuk menghemat area chip, sebagian besar inverter dibuat
dengan ukuran minimum.
Untuk selanjutnya (W/L) minimum untuk transistor NMOS disebut n dan
(W/L) minimum untuk transistor PMOS disebut p.
Luas inverter dapat dinyatakan dengan W
n
L
n
+ W
p
L
p
= (W
n
+ W
p
)L, maka
luas minimum inverter adalah (n+p)L
2
, maka (n+p) dapat digunakan ‘proxy’
luas. Contoh: n = 1,5 dan p = 4,5 maka faktor luas = n+p = 6
Dengan menempatkan tegangan ambang pada tengah simpangan,
matching parameter transkonduktansi Q
N
dan Q
P
akan memberikan:
- Kemampuan ‘current- driving’ yang sama pada ke dua arah (pull-up dan
pull-down).
- r
DSN
= r
DSP
- t
PLH
= t
PHL
-

NM
H
= NM
L
= ⅜(V
DD
+ ⅔V
t
)
19
Biasanya V
t
= 0,1 sampai 0,2 V
DD
, ‘noise margin’ ≈ 0,4 V
DD
Harga ini membuat inverter CMOS hampir ideal dilihat dari sisi kekebalan
derau.
Hal lain, karena arus dc masukan inverter sama dengan nol, noise margin
tidak tergantung dari fan-out gerbang.
Jika k
n
> k
p
→ V
th
lebih dekat ke nol.
Jika k
p
> k
n
→ V
th
lebih dekat ke V
DD
.
Kemiringan VTC inverter pada daerah transisi adalah
( )( )
oP oN nP mN
r r g g // + −
Operasi Dinamik
Pada gambar 6, kita akan menganalisa waktu tunda propagasi dari inverter
yang terdiri dari Q
1
dan Q
2
yang di’drive’ oleh sumber v
I
yang berimpedansi
rendah dan mempunyai beban inverter yang terdiri dari Q
3
dan Q
4
.
Pada gambar 6 terlihat kapasitansi internal dari transistor yang terhubung
pada simpul keluaran inverter (Q
1
, Q
2
).
.
.
20
Gambar 6. Rangkaian untuk menganalisa waktu tunda propagasi dari inverter
Q
1
dan Q
2
yang men-drive inverter Q
3
dan Q
4
.
Perhatikan konstribusi masing-masing kapasitansi pada gambar 6 pada
harga kapasitansi beban ekivalen C
• Kapasistansi overlap gate-drain dari Q
1
dan Q
2
, C
gd1
dan C
gd 2
.

Kedua
kapasitansi ini dapat diganti dengan kapasitansi ekivalen antara simpul
keluaran dengan ground yaitu 2C
gd1
dan 2C
gd2
.
• Kapasitansi antara body dan drain, C
db1
dan C
db2
. Kedua kapasitansi ini
dapat digantikan dengan kapasitansi ekivalen antara simpul keluaran dan
ground.
21
• Karena inverter kedua sebagai beban, kapasitansi masukan dari Q
3
dan
C
4
tetap konstan dan sama dengan kapasitansi total dari gate (WLC
ox
+
C
gsov
+ C
gdov
). Jadi kapasitansi masukan dari inverter beban:
( ) ( )
4 4 3 3 4 3 4 3 gbov gsov gbov gsov ox ox g g
C C C C C WL C WL C C + + + + + · +
• Komponen terakhir dari C adalah kapasitansi kawat C
w
.
Jadi harga total C adalah:
w g g db db gd gd
C C C C C C C C + + + + + + ·
4 3 2 1 2 1
2 2
Gunakan gambar 7 untuk menentukan t
PHL
dan t
PLH
.
Perhatikan gambar 7(a) di mana v
I
menuju V
DD
dan Q
N
mengosongkan C dari
nilai awalnya V
DD
ke nilai akhir 0. Dari analisa sebelumnya didapatkan:
( )
DD n n
PHL
V L W k
C
t
'
6 , 1
·
Dengan asumsi V
t
≈ 0,2 V
DD
.
Cara lain untuk menganalisa rangkaian pada gambar 7(a) yaitu dengan
menghitung harga rata-rata dari arus pengosongan i
DN
selama selang t= 0
sampai t = t
PHL
.
22
Gambar 7. Rangkaian ekivalen untuk menentukan waktu tunda propagasi
(a) t
\PHL
dan (b) t
PLH
dari sebuah inverter.
23
Pada t = 0, Q
N
akan jenuh, dan i
DN
(0) adalah:
( ) ( )
2
'
2
1
0
t DD
n
n DN
V V
L
W
k i −
,
`

.
|
·
Pada t = t
PHL
, Q
N
akan berada pada daerah trioda, dan i
DN
(t
PHL
) adalah:
( ) ( )
]
]
]
]

,
`

.
|
− −
,
`

.
|
·
2
2
1
'
2 2
DD DD
t DD
n
n PHL DN
V V
V V
L
W
k t i
Harga rata-rata arus pengosongan:
( ) ( ) [ ]
DD
n
n
PHL
DD t
av
DN
DD
av
DN
PHL
PHL DN DN
av
DN
V
L
W
k
C
t
V V
i
CV
i
V C
t
t i i i

,
`

.
|


·

·
+ ·
'
2
1
7 , 1
2 , 0
2
0
Harga ini mendekati harga hasil perhitungan sebelumnya.
24
Dengan cara yang sama dapat diperoleh t
PLH
:
DD
n
n
PHL
V
L
W
k
C
t

,
`

.
|

'
7 , 1
Waktu tunda propagasi adalah nilai rata-rata dari t
PHL
dan t
PLH
( )
PLH PHL p
t t t + ·
2
1
Dari persamaan-persamaan di atas memungkinkan kita untuk membuat
beberapa kesimpulan:
1. Kedua komponen t
p
dapat mempunyai harga yang sama dengan
membuat kedua transistor ‘matched’
2. Karena t
p
sebanding dengan C, perancang harus mengurangi C dengan
cara memakai panjang kanal minimum dan meminimalkan kawat dan
kapasitansi parasitik lainnya dengan membuat tata letak yang optimal.
3. Dengan menggunakan teknologi proses yang mempunyai parameter
transkonduktansi k’ yang lebih besar dapat mengurangi waktu tunda
propagasi, tetapi hal ini akan menaikkan C
ox
yang berarti akan
menaikkan harga C.
25
4. Dengan menggunakan (W/L) yang lebih besar dapat mengurangi t
p
, tapi
cara ini akan meningkatkan harga C. Cara ini hanya efektif kalau
komponen C yang dominan tidak berkaitan langsung dengan ukuran
divais ‘driving’.
5. Menggunakan catu tegangan V
DD
yang lebih tinggi, tetapi V
DD
ditentukan
oleh teknologi yang digunakan,
Disipasi daya dinamik
P
D
= f C V
DD
26
Contoh soal 1:
Sebuah inverter CMOS dirancang dengan teknologi 0,25μm. C
ox
=6 fF/μm
2
,
μ
n
C
ox
= 115 μA/V
2
, μ
p
C
ox
= 30 μA/V
2
, V
tn
= -V
tp
= 0,4 V dan V
DD
= 2,5 V. W/L
untuk Q
N
= 0,375 μm/0,25 μm dan untuk Q
P
= 1,125 μm/0,25 μm.
Kapasitansi antara gate-source dan gate-drain adalah 0,3 fF/μm per lebar
gate. Kapasitansi drain-body adalah C
dbn
= 1 fF dan C
dbp
= 1 fF. Kapasitansi
kawat C
w
= 0,2 fF. Carilah t
PHL
, t
PLH
dan t
p
.
Jawab:
w g g db db gd gd
C C C C C C C C + + + + + + ·
4 3 2 1 2 1
2 2
C
gd1
= 0,3 x W
n
= 0,3 x 0,375 = 0,1125 fF
C
gd2
= 0,3 x W
p
= 0,3 x 1,125 = 0,3375 fF
C
db1
= 1 fF
C
db2
= 1 fF
C
g3
= 0,375 x 0,25 x 6 + 2 x 0,3 x 0,375 = 0,7875 fF
C
g4
= 1,125 x 0,25 x 6 + 2 x 0,3 x 1,125 = 2,3625 fF
C
w
= 0,2 fF
C = 2 x 0,1125 + 2 x 0,3375 + 1 + 1 + 0,7875 + 2,3625 + 0,2 = 6,25 fF
27
( ) ( )
( ) A
V V
L
W
k i
t DD
n
n DN
µ 380 4 , 0 5 , 2
25 , 0
375 , 0
115
2
1

2
1
0
2
2
'
· −
,
`

.
|
× ·

,
`

.
|
·
( ) ( )
( )
A 318
2
5 , 2
2
1
2
5 , 2
4 , 0 5 . 2
0,25
0,375
115
2 2
1
2
2
2
'
µ ·
]
]
]
]

,
`

.
|
− − × ·
]
]
]
]

,
`

.
|
− −
,
`

.
|
·
DD DD
t DD
n
n PHL DN
V V
V V
L
W
k t i
( )
ps
i
V C
t
A i
av
DN
DD
PHL
av
DN
3 , 23
10 349
25 , 1 10 25 , 6 2
349
2
318 380
6
15
·
×
× ×
· ·
·
+
·


µ
Karena W
p
/W
n
= 3 dan μ
n

p
= 3,83, inverter tidak benar-benar ‘matched’.
Oleh karena itu t
\PLH
lebih besar dari t
PHL
dengan faktor 3,83/3 = 1. Jadi
t
PLH
= 1,3 x 23,3 = 30 ps
t
P
= ½ (t
PHL
+ t
PLH
) = ½ (23,3 + 30) = 26,5 ps
28
Rangkaian Gerbang Logika CMOS
Struktur Dasar
Gambar 8. Representasi gerbang logika CMOS 3 masukan. PUN terdiri dari
transistor PMOS dan PDN terdiri dari transistor NMOS
29
Gerbang logika CMOS terdiri dari dua rangkaian: rangkaian pull-down
(PDN) yang terdiri dari transistor NMOS dan rangkaian pull-up yang terdiri
dari transistor PMOS. Kedua rangkaian ini beroperasi dengan variabel
masukan yang sifatnya komplementer.
Pada gambar 8 terlihat gerbang dengan 3 masukan. PDN akan terhubung
(‘conduct’) untuk semua kombinasi ketiga masukan yang memerlukan
keluaran ‘rendah’ (Y = 0) dan akan menarik simpul keluaran menuju ground,
sehingga pada keluaran tampak v
Y
= 0. Pada saat yang sama PUN akan ‘off’
dan tidak ada jalur dari V
DD
ke ground.
Sebaliknya, semua masukan yang memerlukan keluaran ‘tinggi’ (Y = 1) akan
menyebabkan PUN terhubung (‘conduct’), dan PUN akan menarik simpul
keluaran ke V
DD
, sehingga v
Y
= V
DD
. Pada saat yang sama PDN akan ‘off’
dan tidak ada jalur dari V
DD
ke ground.
PDN terdiri dari NMOS dan NMOS ‘conduct’ jika sinyal masukan pada gate-
nya ‘tinggi’. Jadi PDN ‘aktif’ jika masukannya ‘tinggi’. Sebaliknya PUN
terdiri dari PMOS dan PMOS ‘conduct’ jika sinyal masukan pada gate-nya
‘rendah’. Jadi PUN aktif jika masukannya ‘rendah.
30
PUN dan PDN menggunakan divais secara paralel untuk membentuk fungsi
‘OR’ dan menggunakan divais secara seri untuk membentuk fungsi ‘AND’.
Contoh PDN dapat terlihat pada gambar 9.
Gambar 9. Contoh rangkaian ‘pull-down’ (PDN)
31
Pada gambar 9(a), Q
A
akan ‘conduct’ jika A ‘tinggi’ (v
A
= V
DD
) dan
rangkaian akan menarik simpul keluaran ke ‘ground’ (v
Y
= 0, Y = 0). Sama
halnya Q
B
‘conduct’ dan ,menarik simpul Y ke ground jika B ‘tinggi’. Jadi Y
akan rendah jika A atau B ‘tinggi’
B A Y
B A Y
+ ·
+ ·
PDN pada gambar 9(b) akan ‘conduct’ hanya kalau A dan B ‘tinggi’ pada
saat bersamaan. Jadi Y ‘low’ jika A dan B ‘tinggi’
AB Y
AB Y
·
·
PDN pada gambar 9(c) akan ‘conduct’ dan menyebabkan Y = 0 jika A
‘tinggi’ atau jika B dan C keduanya ‘tinggi’. Jadi
BC A Y
BC A Y
+ ·
+ ·
32
Gambar 10 Contoh rangkaian ‘pull-up’ (PUN)
33
PUN pada gambar 10(a) akan ‘conduct’ dan menghasilkan keluaran
‘tinggi’ (v
Y
= V
DD
, Y = 1) jika A ‘rendah’ atau B ‘rendah’, jadi
B A Y + ·
PUN pada gambar 10(b) akan ‘conduct’ dan menghasilkan keluaran
‘tinggi’ (v
Y
= V
DD
, Y = 1) jika A dan B kedua ‘rendah’, jadi
B A Y ·
PUN pada gambar 10(c) akan ‘conduct’ dan menghasilkan keluaran ‘tinggi’
(v
Y
= V
DD
, Y = 1) jika A ‘rendah’ atau B dan C kedua ‘rendah’, jadi
C B A Y + ·
Simbol rangkaian untuk transistor MOS yang biasa dipakai oleh
perancang rangkaian digital.
Gambar 11 menunjukkan simbol yang biasa dipakai (sebelah kiri) dan
simbol yang dipakai pada rangkaian digital (sebelah kanan).
34
Gambar 11. Simbol dari MOSFET
Simbol transistor PMOS dengan lingkaran kecil pada terminal gate
menunjukkan bahwa gate harus ‘rendah’ untuk menbuat divais aktif. Jadi
dalam istilah digital transistor PMOS adalah ‘active low’
Pada simbol untuk rangkaian digital, tidak ada indikasi dari terminal divais,
yang mana terminal source dan yang mana terminal drain. Untuk
memudahkannya, untuk transistor NMOS, terminal drain mempunyai
tegangan yang lebih tinggi, dan untuk transistor PMOS, terminal source
mempunyai tegangan yang lebih tinggi.
35
Gerbang NOR dua masukan
B A B A Y · + ·
Gambar 12. Gerbang NOR dua masukan CMOS
Y ‘rendah’, jika A ‘tinggi’ atau B ‘tinggi’. Jadi PDN terdiri dari dua transistor
NMOS terhubung paralel dengan A dan B sebagai masukannya.
Untuk PUN, Y ‘tinggi’ jika A dan B ‘rendah’. Jadi PUN terdiri dari dua
transistor PMOS yang terhubung seri dengan A dan B sebagai masukannya.
Gambar 12 adalah gerbang NOR yang merupakan gabungan PUN dan PDN
36
Gerbang NAND dua masukan
B A AB Y + · ·
Gambar 13. Gerbang NAND dua masukan CMOS
Y ‘rendah’, jika A dan B ‘tinggi’. Jadi PDN terdiri dari dua transistor NMOS
terhubung seri dengan A dan B sebagai masukannya.
Untuk PUN, Y ‘tinggi’ jika A ‘rendah’ atau B ‘rendah’. Jadi PUN terdiri dari
dua transistor PMOS yang terhubung paralel dengan A dan B sebagai
masukannya.
Gambar 13 adalah gerbang NAND yang merupakan gabungan PUN dan
PDN
37
Gerbang Kompleks
( )
( ) CD B A Y
CD B A Y
+ ·
+ ·
Untuk mendapatkan PDN, perhatikan Y akan ‘rendah’ jika A ‘tinggi’ dan B
‘tinggi’ atau C dan D kedua-duanya ‘tinggi’.
Untuk mendapatkan PUN, nyatakan Y dalam variabel komplemennya
dengan menggunakan hukum DeMorgan
( )
( ) D C B A
CD B A
CD B A
CD B A Y
+ + ·
+ ·
+ + ·
+ ·



Y akan ‘tinggi’ jika A ‘rendah’ atau B ‘rendah’ dan C ‘rendah’ atau D
‘rendah’.
Rangkaian fungsi ini terlihat pada gambar 14
38
Gambar 14. Realisasi CMOS dari sebuah fungsi kompleks
39
Mendapatkan PUN dari PDN dan sebaliknya.
Dari rangkaian gerbang CMOS (seperti pada gambar 14), ternyata PDN dan
PUN adalah rangkaian dual: dimana hubungan seri terdapat pada satu
rangkaian, hubungan paralel terdapat pada rangkaian lainnya. Jadi, kita bisa
mendapatkan satu rangkaian dari rangkaian lainnya. Proses ini akan lebih
sederhana jika dibandingkan dengan mensintesa masing-masing rangkaian
secara terpisah dari ekspresi Boolean-nya.
Contohnya pada rangkaian pada gambar 14. Kita dengan mudah
mendapatkan PDN, karena kita sudah mempunyai Y’ dengan masukan yang
tidak dikomplemenkan. Sebaliknya untuk mendapatkan PUN, kita harus
memanipulasi fungsi Boolean yang diberikan dengan untuk menyatakan Y
sebagai fungsi dari komplemen masukannya.
Cara lain: kita dapat memakai sifat ‘duality’ untuk mendapatkan PUN dari
PDN.
40
Fungsi Exclusive-OR
B A B A Y + ·
Karena yang diberikan adalah fungsi Y, maka lebih mudah untuk
mensintesa PUN. Tetapi Y bukan dari variabel komplemen saja, maka
diperlukan inverter.
Dari persamaan di atas diperoleh PUN seperti yang terlihat pada gambar
15(a). Dalam hal ini diperlukan dua buah inverter untuk menghasilkan
variabel komplemen.
Untuk PDN gunakan hukum DeMorgan untuk mendapatkan Y’.
( )( )
B
B A B A
B A B A
B A B A Y
A AB


+ ·
+ + ·
·
+ ·
Realisasi fungsi XOR dengan CMOS memerlukan 12 transistor, seperti yang
terlihat pada gambar 15(b).
Catatan: rangkaian XOR bukan rangkaian dual
41
Gambar 15. Realisasi fungsii XOR dengan CMOS
(Inverter tidak disertakan)
42
Ringkasan dari Metoda Sintesa:
1. Hampir semua PDN dapat disintesa langsung dari ekspresi Y’ sebagai
fungsi dari variabel non-komplemen. Jika ada variabel komplemen
muncul pada ekspresi ini, maka diperlukan tambahan inverter.
2. Hampir semua PUN dapat disintesa langsung dari ekspresi ’ sebagai
fungsi dari variabel komplemen.and memasangkan variabel non
komplemen pada gate dari transistor PMOS. Jika ada variabel non
komplemen muncul pada ekspresi ini, maka diperlukan tambahan
inverter.
3. PDN dapat diperoleh dari PUN (dan sebaliknya) dengan menggunakan
sifat dualiti
Ukuran Transistor
Pemilihan ukuran transistor (W/L) mempunyai tujuan agar gerbang
mempunyai kemampuan ‘current-driving’ pada kedua arah yang sama
dengan kemampuan ‘current-driving’ dari inverter dasar.
(W/L)
n
= n dan (W/L)
p
= p, dimana n biasanya 1,5 – 2, dan supaya
‘matched’, p = (μ
n

p
)n.
43
Jadi kita ingin memilih W/L semua transistor pada sebuah gerbang logika
sehingga PDN dapat mempunyai arus pengosongan kapasitor yang sama
dengan arus pengosongan kapasitor dari sebuah transistor NMOS dengan
W/L = n, dan PUN dapat mempunyai arus pengisian kapasitor yang sama
dengan arus pengisian kapasitor dari sebuah transistor PMOS dengan W/L =
p. Syarat ini akan menjamin waktu tunda gerbang pada kasus terburuk sama
dengan waktu tunda sebuah inverter.
Kasus terburuk artinya dalam memilih ukuran transistor, harus dicari
kombinasi masukan yang menghasilkan arus keluaran yang terendah,
kemudian pilih ukuran transistor yang akan membuat besaran arus ini sama
dengan arus dari sebuah inverter dasar.
Untuk menentukan kemampuan ‘current-driving’ dari sebuah rangkaian yang
terdiri dari beberapa divais MOS, perlu dicari W/L ekivalen dari rangkaian
transistor MOS.
Penentuan W/L ekivalen berdasarkan pada resistansi sebuah MOSFET yang
berbanding terbalik dengan W/L. Jika beberapa MOSFET mempunyai (W/L)
1
,
(W/L)
2
, …. dihubungkan seri, maka resistansi ekivalen adalah jumlah dari
masing-masing resistansi
44
( ) ( )
( ) ( )
( )
ek
DS DS seri
L W L W
r r R
W/L
konstanta

...
/
1
/
1
konstanta
...
W/L
konstanta
W/L
konstanta

...
2 1
2 1
2 1
·
]
]
]

+ + ·
+ + ·
+ + ·
(W/L)
ek
untuk transistor yang dihubungkan secara seri:
( )
( ) ( )
...
/
1
/
1
1
/
2 1
+ +
·
L W L W
L W
ek
(W/L)
ek
untuk transistor yang dihubungkan secara paralel:
( ) ( ) ( ) ... / / /
2 1
+ + · L W L W L W
ek
Contoh: 2 transistor MOS yang identik dengan masing-masing (W/L) = 4,
akan menghasilkan (W/L) = 2 jika dihubungkan seri dan mempunyai (W/L)
= 8 jika dihubungkan paralel.
45
Gambar 16. Ukuran transistor untuk gerbang NOR empat masukan
46
Gambar 17. Ukuran transistor untuk gerbang NAND empat masukan
Karena p biasanya 2 – 3 kali lebih besar dari n maka gerbang NOR
memerlukan area yang lebih besar dari NAND. Itulah sebabnya gerbang
NAND lebih disukai dalam implementasi sebuah fungsi logika
kombinasional dengan menggunakan teknologi CMOS
47
Contoh soal:
Gambar 18.Rangkaian untuk contoh 2
48
Cariilah W/L untuk rangkaian logika pada gambar 18. Asumsikan untuk
inverter dasar n = 1,5 dan p = 5 dan panjang kanal = 0,25 μm
Solusi:
Perhatikan PDN:
Kasus terburuk terjadi bila Q
NB
‘on’ dan Q
NC
atau Q
ND
‘on’. Jadi pada kasus
terburuk, ada 2 transistor terhubung seri. Oleh karena itu untuk Q
NB
, Q
NC
,
dan Q
ND
dipilih mempunyai ukuran 2 kali lebar divais kanal –n pada
inverter dasar:
Q
NB
: W/L = 2n = 3 = 0,75/0,25
Q
NC
: W/L = 2n = 3 = 0,75/0,25
Q
ND
: W/L = 2n = 3 = 0,75/0,25
Untuk Q
NA
, pilih W/L yang sama dengan lebar divais kanal –n pada
inverter dasar:
Q
NA
: W/L = n = 1,5 = 0,375/0,25
Perhatikan PUN:
Kasus terburuk terjadi bila 3 transistor terhubung seri: Q
PA
, Q
PB
dan Q
PC
.
Oleh karena itu untuk Q
PA
, Q
PC
, dan Q
PD
dipilih mempunyai ukuran 3 kali
lebar divais kanal –p pada inverter dasar
49
Q
PA
: W/L = 3p = 15 = 3,75/0,25
Q
PC
: W/L = 3p = 15 = 3,75/0,25
Q
PD
: W/L = 3p = 15 = 3,75/0,25
Untuk Q
PB
, W/L dipilih sehingga yang menghasilkan (W/L)
ek
hubungan seri
Q
PA
dan Q
PB
sama dengan p
Q
PB
: W/L = 1,5p = 7.5 = 1,875/0,25
50
Pengaruh Fan-In dan Fan-Out pada Waktu Tunda Propagasi
Pada CMOS, setiap variabel masukan memerlukan 2 transistor, NMOS dan
PMOS. Penambahan transistor menyebabkan:
- penambahan area yang digunakan
- penambahan kapasitansi efektif setiap gerbang → kenaikan waktu tunda
propagasi.
Waktu tunda propagasi juga akan bertambah dengan meningkatnya jumlah
masukan dan meningkatnya ukuran divais karena akan meningkatkan C.
Oleh karena itu jumlah variabel masukan harus dibatasi maksimum 4.
Kenaikan jumlah keluaran juga akan meningkatkan waktu tunda propagasi
karena akan meningkatkan kapasitansi beban.
51
Rangkaian Logika Pseudo-NMOS
Inverter Pseudo-NMOS
Gambar 19 (a). Inverter Logika Pseudo –NMOS
(b) Inverter NMOS dengan beban MOS enchancement
(c) Inverter NMOS dengan beban MOS depletion
52
Rangkaian inverter pada gambar 19(a) terdiri dari sebuah transistor
pengendali Q
N
dan sebuah transistor beban (Q
P
); itulah sebabnya disebut
pseudo-NMOS.
Gambar 19(b) dan (c) menunjukkan inverter NMOS versi terdahulu, yang
terdiri dari transistor pengendali Q
1
dan transistor beban Q
2
, di mana beban
adalah (b) MOSFET kanal –n ‘enchancement’ dan (c) MOSFET kanal –n
depletion.
Ternyata inverter NMOS dengan menggunakan MOSFET enchancement
sebagai beban mempunyai beberapa kelemahan yaitu simpangan logika
yang kecil, noise margin yang kecil,dan disipasi daya statik yang tinggi.
Untuk inverter NMOS dengan menggunakan MOSFET depletion sebagai
beban mempunyai kelemahan yaitu body effect pada transistor depletion
menyebabkan karakteristik i – v nya bergeser cukup banyak dari
karakteristik sumber arus konstan. Walaupun demikian rangkaian ini
memperbaiki kelemahan-kelemahan pada rangkaian inverter NMOS yang
menggunakan MOSFET enchancement sebagai beban.
53
Karakteristik Statik:
Untuk Q
N
:
( ) [ ]
( ) untuk
untuk
2
'
2
1
2
2
1
'
tn I O tn I
n
n DN
tn I O O O tn I
n
n DN
V v v V v
L
W
k i
V v v v v V v
L
W
k i
− ≥ −
,
`

.
|
·
− ≤ − −
,
`

.
|
·
Untuk Q
P
:
( )( ) ( ) [ ]
( ) untuk
untuk

2
'
2
1
2
2
1
'
tp I O tp I DD
p
p DP
tp I O
O DD O DD tp I DD
p
p DP
V v v V v V
L
W
k i
V v v
v V v V V v V
L
W
k i
− ≤ − −
,
`

.
|
·
− ≥
− − − − −
,
`

.
|
·
54
Untuk mendapatkan VTC, kita tumpangkan kurva beban (transistor Q
P
) pada
karakteristik i
DN
– v
DS
dari Q
N
, yang dalam hal ini ditulis i
DN
– v
O
. Pada gambar
20 hanya ada kurva karakteristik i
DN
–v
O
dari Q
N
untuk v
GS
= v
I
= 0 dan v
I
=
V
DD .
Gambar 20. Konstruksi grafik untuk menentukan VTC dari inverter pada
gambar 19
55
Perhatikan:
1. Kurva beban menunjukkan arus jenuh yang rendah daripada yang
ditunjukkan oleh kurva untuk Q
N,
terutama untuk v
I
= V
DD
. Ini disebabkan
pada perancangan inverter pseudo-NMOS, k
n
lebih besar dari k
p
dengan
faktor 4 – 10. Inverter ini disebut ‘ratioed type’ dan ratio r ≡ k
n
/k
p

menentukan semua titik penting pada VTC, V
OL
, V
IL
, V
OH
dan sebagainya
sehingga menentukan noise margin. Dengan r yang tinggi, mengurangi
V
OL
dan melebarkan noise margin.
2. Walaupun ada yang menganggap Q
p
sebagai sumber arus yang
konstan, sebenarnya transistor ini bekerja pada keadaan jenuh hanya
pada selang v
O
yang kecil yaitu v
O
< v
I
, sedangkan pada selang yang
lain, Q
P
bekerja pada daerah trioda.
Ketika v
I
= 0, Q
N
‘off’, Q
P
bekerja pada daerah trioda.
→ arus = 0; tegangan drain-source = 0 (titik A) dimana
v
O
= V
OH
= V
DD
, arus statik = 0, disipasi daya statik = 0.
Ketika v
I
= V
DD
inverter bekerja pada titik E, V
OL
≠ 0.
Kelemahan:
1. v
OL
≠ 0.
2. Gate melalukan arus (I
sat
) pada keluaran rendah sehingga akan ada
disipasi daya statik (P
D
= I
sat
x V
DD
56
Gambar 21. VTC untuk inverter pseudo-NMOS
57
Daerah Operasi Inverter Pseudo-NMOS
Daerah Segmen VTC Q
N
Q
P
Kondisi
I AB Cutoff Trioda v
I
< V
t
II BC Jenuh Trioda v
O
≥ v
I
- V
t
III CD Trioda Trioda V
t
≤ v
O
≤ v
I
– V
t

IV DE Trioda Jenuh v
O
≤ V
t
Daerah I (segmen AB):
v
O
= V
OH
= V
DD
Daerah II (segmen BC):
( ) ( )( ) ( ) [ ]
( ) ( )
2 2
2
2
1
p 2
1
2
2
1
trioda) ( jenuh) (
t I t DD t O
p n
O DD O DD t DD t I n
DP DN
V v r V V V v
rk k
v V v V V V k V v k
i i
− − − + ·
·
− − − − · −
·
Harga V
IL
dapat diperoleh dengan men-deferensiasikan persamaan di atas
dan gantilah
IL I I O
V v v v · − · ∂ ∂ dan 1
58
( ) 1 +

+ ·
r r
V V
V V
t DD
t IL
Tegangan ambang V
M
didefinisikan harga v
I
untuk v
O
= v
I
( ) 1 +

+ ·
r
V V
V V
t DD
t M
Titik C dapat diperoleh dengan menggantikan v
O
= v
I
– V
t
Daerah III (segmen CD):
v
O
= V
t
Daerah IV (segmen DE):
( ) [ ] ( )
( ) ( ) ( )
2 2
2
2
1
2
2
1
n 2
1
1
jenuh) ( trioda) (
t DD t t i O
p n
t DD p O O t I
DP DN
V V
r
V v V v v
rk k
V V k v v V v k
Ii i
− − − + − ·
·
− · − −
·
Harga V
IH
dapat diperoleh dengan men-deferensiasikan persamaan di atas
dan gantilah
IH I I O
V v v v · − · ∂ ∂ dan 1
59
( )
t DD t IH
V V
r
V V − + ·
3
2
V
OL
dapat dihitung dengan menggantikan v
I
= V
DD
( )
]
]
]

− − − ·
r
V V V
t DD OL
1
1 1
Arus statik yang mengalir pada inverter ketika keluaran ‘rendah’ adalah
( )
2
2
1
t DD p sat
V V k I − ·
Dari persamaan-persamaan di atas dapat diperoleh NM
L
dan NM
H
.
( )
( )
( )
,
`

.
|
− − ·
]
]
]
]

+
− − − − − ·
r
V V NM
r r r
V V V NM
t DD H
t DD t L
3
2
1
1
1 1
1 1
60
Operasi Dinamik
Analisa respons transient dari inverter untuk menentukan t
PLH
dengan cara
memberi beban C pada inverter sama dengan analisa pada inverter CMOS
komplementer. Kapasitansi akan diisi dengan arus i
DP
; kita dapat menentukan
harga estimasi t
PLH
dengan menggunakan harga rata-rata dari i
DP
pada v
O
= 0
sampai v
O
= V
DD
/2. Hasilnya adalah sebagai berikut (dengan asumsi V
t

0,2V
DD
):
DD p
PLH
V k
C
t
7 , 1
·
Pada saat kapasitor dikosongkan keadaannya agak berbeda karena, i
DN

harus dikurangi dengan i
DP
untuk menentukan arus pengosongan. Hasilnya
adalah:
DD n
PLH
V
r
k
C
t

,
`

.
|


46 , 0
1
7 , 1
Untuk harga r yang besar:
DD n
PLH
V k
C
t
7 , 1
·
61
Walaupun harga-harga ini sama dengan harga-harga pada inverter
CMOS komplementer, inverter pseudo-NMOS mempunyai masalah
tersendiri. Karena k
p
r kali lebih kecil k
p
, t
PLH
akan r kali lebih besar dari
t
PHL
. Jadi rangkaian akan mempunyai waktu tunda yang tidak simetris.
Untuk gerbang yang dengan fan-in yang besar, pseudo-NMOS
memerlukan jumlah transistor yang lebih kecil, sehingga C dapat lebih
kecil daripada gerbang yang sama yang menggunakan CMOS
komplementer.
Perancangan
Perancangan berarti pemilihan ratio r dan W/L salah satu transistor.
Harga W/L dari transistor lainnya dapat diperoleh dengan menggunakan
r. Parameter perancangan yang harus diperhatikan: V
OL
, NM
L
, NM
H
,
I
sat
,P
D
, t
PLH
dan t
PHL
. Hal-hal penting yang harus diperhatikan pada
perancangan adalah sebagai berikut:
1. Harga ratio r menentukan semua titik penting pada VTC: makin besar r,
makin kecil V
OL
dan makin lebar noise margin. Tetapi makin besar r
akan meningkatkan ketidaksemetrian respons dinamik. Juga ratio r yang
besar akan menyebabkan ukuran transistor lebih besar. Jadi pemilihan r
merupakan kompromi antara noise margin dengan luas silikon dan t
p
.
Biasanya r berkisar antara 4 – 10.
62
2. Setelah r dipilih, harga (W/L)
n
dan harga (W/L)
p
dapat ditentukan. Kita
dapat memilih (W/L)
n
yang kecil untuk menjaga luas gerbang yang kecil
sehingga mendapatkan harga C yang kecil, Dengan (W/L)
n
yang kecil
menjaga I
sa t
dan P
D
yang kecil. Di sisi lain dengan memilih (W/L) yang
lebih besar diperoleh t
p
yang rendah sehingga mendapatkan respons
yang cepat. Untuk aplikasi kecepatan tinggi, (W/L)
p
dipilih sedemikan
sehingga I
sat
berkisar 50 – 100 μA, dan untuk V
DD
= 5 V menghasilkan P
D

berkisar 0,25 mW – 0,5 mW.
Rangkaian gerbang.
Selain divais beban, rangkaian grbang pseudo-NMOS identik dengan
PDN pada gerbang CMOS komplementer. Rangkaian gerbang 4-
masukan NOR dan NAND pseudo-NMOS dapat dilihat pada gambar 22.
Setiap gerbang memerlukan hanya 5 transistor, dibandingkan transistor
pada CMOS komplementer. Pada pseudo-NMOS, gerbang NOR lebih
disukai daripada gerbang NAND, karena pada NOR tidak menggunakan
transistor yang dihubungkan secara seri, sehingga dapat dirancang
cengan luas yang minimum untuk divais NMOS.
63
Gambar 22. Gerbang NOR dan NAND jenis pseudo-NMOS
Pseudo-NMOS cocok digunakan untuk aplikasi yang mempunyai keluaran
tinggi hampir setiap saat. Pada aplikasi yang demikian, disipasi daya statik
akan rendah. Transisi keluaran dari tinggi ke rendah, waktu tundanya dapat
dibuat kecil. Aplikasi jenis ini dapat didapat dalam perancangan ‘address
decoder’ untuk ‘memory chip’ dan pada read-only memories (ROM)..
64
Rangkaian Logika Pass Transistor
Gambar 23. Gerbang logika pass-transistor
(a) Dua saklar yang dikendalikan oleh variabel masukan B dan C yang
dihubungkan secara seri pada jalur antara simpul masukan di mana
variabel masukan A dipasangkan dan simpul keluaran yang mempunyai
fungsi Y=ABC.
(b) Dua saklar yang dihubungkan secara paralel, sehingga mempunyai
fungsi keluaran Y= A(B+C)
Untuk mengimplementasikan fungsi logika dengan menggunakan kombinasi
seri dan paralel dari saklar yang dikendalikan oleh variabel masukan logika
untuk menghubungkan simpul masukan dan keluaran. (lihat gambar 23)
65
Gambar 24. Dua kemungkinan implementasi dari sebuah saklar yang
dikendalikan oleh tegangan yang menghubungkan simpul A dan Y.
(a) Transistor NMOS
(b) gerbang transmisi CMOS.
Setiap saklar dapat diimplementasikan dengan sebuah transistor NMOS atau
oleh sepasang transistor MOS komplementer yang dihubungkan dalam
konfigurasi gerbang transmisi CMOS.(CMOS transmission gate) (lihat
gambar 24b)
Konfigurasi ini menggunakan transistor MOS secara seri dari jalur masukan
ke keluaran, untuk melalukan atau menghalangi transmisi sinyal. Konfigurasi
ini disebut ‘pass-transistor logic’ (PTL)
66
Syarat penting dalam perancangan.
Syarat penting dalam perancangan rangkaian PTL adalah memastikan
bahwa setiap simpul rangkaian pada setiap saat mempunyai jalur
beresistansi rendah ke V
DD
atau ke ground.
Gambar 25. (a) Pada saat B ‘rendah’ dan S
1
terbuka tidak ada jalur
beresistansi rendah ke ground atau ke V
DD
. (b) jalur ini tersedia dengan
memberikan saklar S
2
Pada gambar 25(a), saklar S
1
dipakai untuk membuat fungsi AND dari
variabel pengendali B dan variabel A yang terdapat pada keluaran inverter
CMOS. Keluaran Y dari rangkaian PTL dihubungkan ke masukan inverter
lainnya,
67
Jika B ‘tinggi’, S
1
tertutup dan Y = A. Simpul Y akan terhubung ke V
DD
(jika
A ‘tinggi’) melalui Q
2
atau ke ground (jika A ‘rendah’) melalui Q
1
.
Jika B ‘rendah’ dan S
1
terbuka, Y menjadi simpul dengan impedansi tinggi
(high-impedance node).
Jika pada mulanya v
Y
= 0, simpul ini akan tetap bertegangan nol. Tetapi jika
pada mulanya v
Y
= V
DD
, tegangan ini akan dipertahankan dengan isi pada
kapasitor parasitik C, hanya untuk sesaat saja. Karena ada arus bocor,
kapasitor C akan dikosongkan dan v
Y
akan berkurang. Jadi rangkaian tidak
dapat lagi dianggap sebagai rangkaian logika kombinasional statik.
Masalah ini dapat diselesaikan dengan membuat jalur beresistansi rendah
pada simpul Y ketika B ‘rendah’ seperti pada gambar 25(b). Di sini saklar S
2

yang dikendalikan oleh dihubungkan antara simpul Y dan ground. Jika B
‘rendah’, S
2
menutup dan membuat jalur beresistansi rendah antara Y dan
ground.
B
68
Operasi dengan transistor NMOS sebagai saklar.
Implementasi saklar pada rangkaian PTL dengan transistor NMOS
menghasilkan rangkaian yang sederhana dengan area yang kecil dan
kapasitansi simpul yang kecil. Keunggulan ini didapat dengan adanya
kekurangan baik dalam karakteristik statik maupun kinerja dinamik dari
rangkaian.
Gambar 26 Cara kerja transistor NMOS sebagai saklar dalam implementasi
rangkaian PTL. Analisa ini untuk kasus saklar tertutup (v
C
‘tinggi’) dan
masukan menuju ‘tinggi’ (v
I
= V
DD
).
69
Pada gambar 26, transistor NMOS Q dipakai untuk mengimplementasikan
sebuah saklar menghubungkan simpul masukan dengan tegangan v
I
dan
simpul keluaran. Kapasitansi total antara simpul keluaran dan ground
dinyatakan dengan kapasitor C. Saklar digambarkan dalam keadaan
tertutup dengan sinyal kendali yang dipasangkan pada gate = V
DD
. Kita
akan menganalisa cara kerja rangkaian pada saat tegangan masukan v
I

menuju V
DD
pada t = 0. Asumsikan tegangan mula pada simpul keluaran v
O

= 0 dan kapasitor C terisi penuh.
Ketika v
I
menuju ‘tinggi’, transistor bekerja pada mode jenuh dan
mengalirkan arus i
D
untuk mengisi kapasitor.
( )
( ) L W k k
V v V k i
n n
t O DD n D
'
2
2
1
·
− − ·
V
t
ditentukan oleh body effect karena source mempunyai tegangan v
O
relatif
ke body
( )
f f O t t
v V V φ φ γ 2 2
0
− + + ·
70
Jadi, pada mulanya (t = 0), V
t
= V
t0
dan arus i
D
secara relatif besar. Tetapi,
dengan C terisi dan v
O
meningkat, V
t
meningkat dan i
D
menurun. Penurunan
i
D
disebabkan oleh kenaikan v
O
dan V
t
. Akibatnya proses pengisian kapasitor
akan lebih lambat. Dan i
D
akan turun menjadi nol ketika v
O
mencapai (V
DD

V
t
). Jadi tegangan keluaran ‘tinggi’ V
OH
≠ V
DD
tetapi akan lebih rendah sebesar
v
t
. Dan yang akan memperburuk keadaan, v
t
dapat mempunyai harga 1,5 – 2
kali v
t0
.
Sebagai tambahan untuk mengurangi kepekaan gerbang terhadap derau,
harga V
OH
yang rendah (biasa disebut ‘poor 1’) mempunyai efek yang
merusak.
Perhatikan apa yang terjadi bila simpul keluaran dihubungkan ke masukan
inverter CMOS komplementer (lihat gambar 39). Harga V
OH
yang rendah akan
menyebabkan Q
P
pada inverter beban akan terhubung. Jadi inverter
mempunyai arus statik dan disipasi daya statik.
Waktu tunda propagasi t
PLH
dari gerbang PTL pada gambar 40 dapat
ditentukan sebagai untuk v
O
mencapai V
DD
/2.
71
Gambar 27 Cara kerja saklar NMOS pada saat masukan menuju ‘rendah’ (v
I

= 0 V)
Gambar 27 menunjukkan rangkaian saklar NMOS ketika v
I
menuju 0 V.
Asumsikan tegangan awal v
O
= V
DD
. Jadi pada t = 0+, transistor terhubung
dan bekerja pada daerah jenuh.
( )
2
2
1
t DD n D
V V k i − ·
Karena source = 0 V. (catatan: drain dan source dapat ditukar), tidak ada
body effect, dan V
t
tetap konstan = V
t0
. Pada saat C dikosongkan, v
O

menurun dan transistor memasuki daerah trioda pada v
O
= V
DD
– V
t
.
Walaupun demikian pengosongan C terus terjadi sampai v
O
= 0. Jadi
transistor NMOS mempunyai V
OL
= 0 atau ‘good 0’. Waktu tunda propagasi
t
PHL
dari gerbang PTL pada gambar 27 dapat ditentukan sebagai untuk v
O

mencapai V
DD
/2.
72
Untuk memperbaiki level keluaran = V
DD
, ada dua cara yang dapat
dilakukan, pertama berdasarkan rangkaian dan yang kedua berdasarkan
teknologi proses.
Gambar 28. Penggunaan transistor Q
R
yang terhubung pada jalur umpan
balik sekitar inverter CMOS, untuk mengembalikan level V
OH
, yang
dihasilkan oleh Q
1
, ke V
DD.

Pendekatan berdasarkan rangkaian terlihat pada gambar 28. Di sini Q
1
dalah
pass-transistor yang dikendalikan oleh masukan B. Simpul keluaran dari
rangkaian PTL dihubungkan dengan masukan inverter komplementer yang
dibentuk oleh Q
N
dan Q
P
.
73
Sebuah transistor PMOS Q
R
, yang gatenya dikendalikan oleh tegangan
keluaran dari inverter, v
O2
, ditambahkan pada rangkaian. Perhatikan pada
saat keluaran dari gerbang PTL, v
O1
, ‘rendah’ (=0), v
O2
akan ‘tinggi’ (=V
DD
),
dan Q
R
akan ‘off’. Sebaliknya jika v
O1
‘tinggi’ tetapi ≠ V
DD
keluaran dari
inverter akan ‘rendah’ dan Q
’R
akan ‘on’, mencatu arus untuk mengisi C
sampai V
DD
. Proses ini akan berhenti pada saat v
O1
= V
DD
. Fungsi
pengembalian level yang dilakukan oleh Q
R
sering dipakai pada
perancangan rangkaian digital MOS. Karena Q
R
ada pada jalur umpan balik,
jadi Q
R
tidak mempunyai peranan yang besar pada cara kerja rangkaian,
selain untuk mengembalikan level V
OH
ke V
DD
, k
p
dipilih lebih kecil dari k
n
(1/5
– 1/3). Transistor Q
R
disebut ‘transistor PMOS yang lemah’
Cara lain untuk memperbaiki level sinyal V
OH
adalah dengan cara penyelesai
secara teknologi yaitu dengan mengurangi V
tn
, idealnya menggunakan divais
yang mempunyai V
tn
= 0
74
Penggunaan Gerbang Transmisi CMOS sebagai Saklar
Perbaikan kinerja statik dan dinamik pada saklar dapat diperoleh dengan
menggunakan gerbang transmisi CMOS.
Gerbang transmisi menggunakan sepasang transistor komplementer yang
dihubungkan secara paralel. Saklar ini mempunyai aliran arus dua arah dan
menunjukkan resistansi yang hampir konstan untuk selang level tegangan
masukan yang lebar.
Karakteristik ini membuat gerbang transmisi merupakan saklar yang baik
untuk pemakaian digital dan analog.
Gambar 29(a) menunjukkan saklar gerbang transmisi pada posisi ‘on’
dengan masukan, v
I
, menuju V
DD
pada t=0. Asumsikan, keadaan awal
tegangan keluaran = 0, Q
N
akan bekerja pada daerah jenuh dan mencatu
arus pengisian:
( )
( ) L W k k
V v V k i
n n
tn O DD n DN
'
2
2
1
·
− − ·
V
t
ditentukan oleh body effect karena source mempunyai tegangan v
O
relatif
ke body
( )
f f O t tn
v V V φ φ γ 2 2
0
− + + ·
75
Gambar 29. Cara kerja gerbang transmisi sebagai saklar pada rangkaian
PTL dengan (a) v
I
‘tinggi’ dan (b) v
I
‘rendah’
76
Transistor Q
N
akan mengalirkan arus yang akan berkurang menuju nol
pada v
O
= V
DD
– V
tn
.
Tetapi Q
P
bekerja dengan V
SG
= V
DD
dan pada awalnya dalam keadaan
jenuh. ( )
2
2
1
tp DD p DP
V V k i − ·
Karena body dari Q
P
terhubung ke V
DD
, |V
tp
| akan tetap konstan = |V
t0
| dan
asumsikan harganya sama dengan V
tn
. Arus total pengisian kapasitor adalah
jumlah i
DN
dan i
DP
. Sekarang Q
P
akan memasuki daerah trioda pada v
O
= |
V
tp
|, tetapi akan terus mengalir sampai C terisi penuh dan v
O
= V
OH
= V
DD
. Jadi
divais kanal –p akan memberikan gerbang ‘good 1’.
Ketika v
I
menuju ‘rendah’, seperti pada gambar 29(b), Q
N
dan Q
P
bertukar
peran. Analisa rangkaian pada gambar 29(b) akan menunjukkan bahwa Q
P

akan berkurang konduksinya jika v
O
turun sampai |V
tp
|, di mana |V
tp
| adalah:
( )
f f O DD t tp
v V V V φ φ γ 2 2
0
− + − + ·
Transistor Q
N
terus ‘conduct’ sampai C terisi penuh dan v
O
= V
OL
= 0 V, ‘good
0’
Perbaikan kinerja ini didapat dengan rangkaian yang lebih rumit, area dan
kapasitansi yang lebih besar.
77
Contoh Rangkaian PTL
Gambar 30. Multiplekser 2:1 dengan PTL
Gambar 30 menunjukkan realisasi multiplekser 2:1 dengan PTL.
Tergantung nilai logika C, A atau B terhubung ke Y
B C CA Y + ·
78
Gambar 31. XOR dengan menggunakan PTL
Rangkaian XOR pada gambar 31 menggunakan 8 buah transistor, 4
transistor pada gerbang transmisi dan 4 transistor pada 2 inverter untuk
mendapatkan komplemen A dan komplemen B.
79
Gambar 32. Contoh gerbang PTL yang memakai kedua variabel masukan
dan komplemennya. Jenis rangkaian seperti ini dikenal dengan
complementary pass-transistor (CPL).
Rangkaian pada gambar 32 menggunakan kedua variabel masukan dan
komplemennya. Rangkaian ini terdiri dari dua rangkaian pass-transistor
yang identik dengan gate transistor dikendalikan oleh sinyal yang sama.(B
dan ).Masukan pada PTL adalah komplementer: A dan B pada jaringan
pertama dan
pada jaringan ke dua. Rangkaian di atas merealisasikan fungsi
AND dan NAND.
B
B dan A
80
Rangkaian Logika Dinamik (Dynamic Logic Circuits)
Rangkaian logika statik:
- Setiap simpul, pada setiap saat, mempunyai jalur beresistansi rendah ke
V
DD
atau ke ground.
- Setiap simpul, pada setiap saat, mempunyai tegangan tertentu.
- Tidak ada simpul yang mengambang (floating)
- Tidak memerlukan clock untuk mengoperasikannya.
Rangkaian logika dinamik:
-Tergantung dari penyimpanan tegangan sinyal pada kapasitor parasitik
pada simpul tertentu.
- Karena ada kebocoran, sehingga rangkaian perlu di ‘refresh’ secara
periodik, akibatnya diperlukan clock.
Perbandingan beberapa jenis rangkaian logika.
CMOS:
- Mudah dirancang
- Mempunyai simpangan logika maksimum
- Tahan terhadap derau
- Tidak ada disipasi daya statik
- Dapat dirancang untuk mempunyai t
PLH
= t
PHL
.
- Memerlukan 2 transistor untuk setiap variabel masukan.
- Untuk fan-in yang besar, diperlukan area yang besar, dan akibatnya
meningkatkan kapasitansi, disipasi daya dinamik dan waktu tunda
propagasi
81
Pseudo-NMOS:
- Mengurangi jumlah transistor yang diperlukan pada jenis CMOS
- Ada disipasi daya statik.
PTL
- Area silikon kecil
- Pemakaian terbatas
- Memerlukan inverter komplementer untuk mengembalikan level sinyal,
terutama jika saklar hanya terdiri dari NMOS transistor,
Logika Dinamik:
- Mempunyai jumlah transistor yang kecil,
- Tidak ada disipasi daya statik
- Rangkaian lebih kompleks dan kurang ‘tahan’.
Prinsip Dasar Rangkaian Logika Dinamik
Terdiri dari PDN yang menjalankan fungsi yang sama dengan PDN pada
CMOS dan pseudo-NMOS dan dua saklar yang dioperasikan oleh clock φ
yang mempunyai bentuk gelombang seperti pada gambar 33(b).
82
Gambar 33(a) Struktur dasar rangkaian logika dinamik MOS
(b) Bentuk gelombang clock yang diperlukan untuk mengoperasikan
rangkaian logika dinamik
(c) Contoh rangkaian.
83
Ketika φ ‘rendah’, Q
p
‘on’, rangkaian pada tahap ‘setup’ atau ‘precharge
phase’ Ketika φ ‘tinggi’, Q
e
‘on’, rangkaian pada ‘evaluation phase’.
C
L
adalah kapasitansi total antara simpul keluaran dan ground.
Selama ‘precharge’, Q
p
terhubung dan mengisi kapasitansi C
L
sehingga
pada akhir interval ‘precharge’, tegangan pada Y = V
DD
. Selama
‘precharge’, masukan A, B dan C boleh berubah dan mempunyai nilai
tertentu. Karena Q
e
‘off’, tidak ada jalur ke ground.
Selama ‘evaluation phase’, Q
p
‘off’ dan Q
e
‘on’. Jika kombinasi masukan
adalah yang berkaitan dengan keluaran tinggi, PDN tidak terhubung dan
keluaran tetap tinggi pada V
DD
, jadi V
OH
= V
DD
. Tidak ada t
PLH
yang
diperlukan, jadi t
OLH
= 0. Sebaliknya jika kombinasi masukan berkaitan
dengan keluaran rendah, transistor NMOS pada PDN akan terhubung dan
membentuk jalur antara simpul keluaran dan ground melalui Q
e
. Jadi C
L

akan dikosongkan melalui PDN, dan tegangan keluaran akan berkurang
ke V
OL
= 0 V. Waktu tunda propagasi t
PHL
dapat dihitung seperti untuk
rangkaian CMOS dengan ada tambahan transistor Q
e
yang diserikan.
Penambahan transistor akan menambah waktu tunda.
84
Contoh rangkaian pada gambar 33(c) merealisasikan fungsi:
BC A Y + ·
Pemilihan ukuran transistor sama seperti pada CMOS. Untuk Q
p
pilih W/L
yang besar untuk memastikan bahwa C
L
dapat terisi penuh selama selang
‘precharge’ Ukuran Q
p
tidak terlalu besar supaya tidak menambah
kapasitansi C
L.
Efek non-ideal
Noise Margin. Karena selama fasa evaluasi, transistor NMOS mulai
terhubung untuk v
I
= V
IH

tn IH IL
V V V ≅ ≅
Jadi noise margin menjadi:
tn DD H
tn L
V V NM
V NM
− ·
·
85
Pengurangan Tegangan Keluaran karena Efek Kebocoran
Karena tidak ada jalur ke ground melalui PDN, tegangan keluaran tetap
tinggi = V
DD
. Hal ini berdasarkan asumsi bahwa muatan pada C
L
tetap ada.
Kenyataannya akan ada arus bocor yang menyebabkan C
L
dikosongkan
secara perlahan dan v
Y
berkurang. Sumber utama dari kebocoran adalah
arus balik dari reverse-biased junction antara drain dari transistor yang
terhubung ke simpul keluaran dan substrate. Arus itu dapat berkisar antar
10
-15
– 10
-12
A, dan meningkat dengan naiknya suhu ( hampir dua kali
setiap kenaikan suhu 10°C). Jadi rangkaian bisa salah bila clock
dioperasikan pada frekuensi yang sangat rendah dan tegangan keluaran
tidak di’refresh’ secara berkala.
Charge Sharing
Ada satu cara yang lebih penting yang menyebabkan C
L
berkurang
muatannya dan menyebabkan v
Y
turun di bawah V
DD
.
Perhatikan gambar 48(a) yang menunjukkan hanya Q
1
dan Q
2
, bagian
atas dari PDN, dan transistor precharge Q
p
.
86
Gambar 34 (a) charge sharing. (b) penambahan transistor yang selalu ‘on’,
Q
L
, menyelesaikan masalah charge sharing dengan kerugian adanya
disipasi daya statik
87
C
1
adalah kapasitansi antara simpul bersama Q
1
dan Q
2
dengan ground.
Pada awal fasa evaluasi, setelah Q
p
‘off’ dan C
L
terisi sampai V
DD
,
asumsikan C
L
dikosongkan dan masukan pada gate Q
1
‘tinggi’ dan masukan
pada gate Q
2
‘rendah’ Q
1
akan ‘on’ dan arus drain-nya, i
D1
, akan mengalir
seperti yang ditunjukkan.pada gambar. Jadi i
D1
akan mengosongkan C
L
dan
mengisi C
1
. i
D1
akan berkurang sampai nol, C
L
akan kehilangan sebagian
muatannya yang akan ditransfer ke C
1
. Gejala ini disebut ‘charge sharing’.
Untuk mengurangi pengaruh ‘charge sharing’ dapat dilakukan dengan
menambah divais kanal –p yang selalu ‘on’ dan mengalirkan arus yang kecil
untuk menggantikan muatan yang hilang pada C
L
seperti yang ditunjukkan
pada gambar 34(b). Hal ini menyebabkan adanya disipasi daya statik. Di sisi
lain, penambahan transistor ini akan menurunkan level impedansi pada
simpul keluaran dan membuat simpul ini tidak rentan terhadap derau.
Pendekatan lain untuk menyelesaikan masalah charge sharing adalah
mengisi dulu simpul internal yaitu mengisi kapasitor C
1
. Cara ini akan
meningkatkan kerumitan rangkaian dan kapasitansi simpul.
88
Cascading Dynamic Logic Gates
Masalah serius muncul jika akan meng-kaskade-kan gerbang logika
dinamik.
Gambar 35 Dua gerbang logika dinamik dengan satu masukan
dihubungkan secara cascade.
89
Perhatikan gambar 35, dua gerbang dinamik dengan satu masukan
dihubungkan secara cascade. Selama fasa precharge, C
L1
dan C
L2
akan
diisi melalui Q
p1
dan Q
p2
. Jadi pada akhir interval precharge v
Y1
= V
DD
dan
v
Y2
= V
DD
. Apa yang terjadi pada fasa evaluasi untuk kasus masukan A
tinggi. Keluaran Y
1
‘rendah’ (v
Y1
= 0 V) dan Y
2
tinggi (v
Y2
= V
DD
).
Kenyataannya sedikit berbeda. Pada saat fasa evaluasi dimulai, Q
1
‘on’ dan
C
L1
mulai dikosongkan. Pada waktu bersamaan Q
2
‘on’ dan C
L2
juga mulai
dikosongkan. Hanya saja ketika v
Y1
turun di bawah V
tn
akan menyebabkan
Q
2
‘off’. Sayangnya pada saat itu C
L2
akan kehilangan jumlah muatan yang
cukup banyak dan v
Y2
akan berkurang dari harga yang diharapkan, V
DD
. Hal
ini cukup serius yang membuat masalah sederhana untuk men-cascade
gerbang menjadi tidak praktis.
Domino CMOS Logic
Logika CMOS domino adalah bentuk logika dinamik yang menghasilkan
gerbang yang dapat di-cascade-kan. Logika CMOS domino terdiri dari
gerbang logika dinamik dihubungkan dengan inverter CMOS pada
keluarannya.
90
Gambar 36 Gerbang logika CMOS domino.
Selama precharge, X akan naik ke V
DD
, dan keluaran gerbang Y akan 0 V.
Selama evaluasi, tergantung dari kombinasi variabel masukan, apakah X
akan tetap tinggi dan keluaran Y akan tetap rendah (t
PHL
= 0) atau X akan
turun ke 0 V dan keluaran Y akan naik ke V
DD
(t
PLH
terbatas). Jadi selama
evaluasi keluaran akan tetap ‘rendah’ atau membuat sekali transisi rendah-
ke-tinggi.
91
Gambar 37 (a) dua gerbang logika CMOS domino yang dihubungkan
secara cascade.
(b) Bentuk gelombang selama fasa evaluasi
92
Perhatikan gambar 37(a). Pada akhir precharge, X
1
= V
DD
, Y
1
= 0 V, X
2
=
V
DD
dan Y
2
= 0 V.
Asumsikan A ‘tinggi’ pada awal evaluasi. Jadi pada saat φ, kapasitor C
L1

akan mulai proses pengosongan, menarik X
1
turun. Bersamaan dengan itu,
masukan ‘rendah’ pada gate dari Q
2
menjaga Q
2
tetap ‘off’, dan C
L2
tetap
terisi penuh. Ketika v
X1
turun di bawah tegangan ambang dari inverter I
1
, Y
1

akan naik dan Q
2
‘on’, yang akan mulai mengosongkan C
L2
dan menarik X
2

‘rendah’. Akibatnya Y
2
akan naik ke V
DD
.
Dari penjelasan di atas terlihat bahwa karena keluaran dari gerbang domino
‘rendah’ pada awal evaluasi, tidak ada pengosongan kapasitor yang
prematur yang akan timbul karena gerbang yang di-cascade. Seperti pada
gambar 37(b), keluaran Y
1
membuat transisi 0-ke-1 t
PLH
detik sesudah
‘rising edge’ dari clock. Akibatnya keluaran Y
2
membuat transisi 0-ke-1
sesudah satu interval t
PLH
lainnya. Propagasi dari ‘rising edge’ melalui
gerbang yang di-cascade menyerupai domino yang jatuh satu persatu.
Logika domino CMOS ditemukan pada ‘address decoder’ pada ‘memory
chips’
93
Emitter Coupled Logic (ECL)
ECL adalah jenis rangkaian logika yang paling cepat. Kecepatan yang
tinggi ini diperoleh dengan:
- mencegah semua transistor memasuki daerah jenuh → mencegah waktu
tunda penyimpanan.
-menjaga simpangan logika yang relatif kecil (kira-kira 0,8 V atau kurang)
→ mengurangi waktu pengisian atau pengosongan kapasitansi beban atau
kapasitansi parasitik lainnya.
Keadaan jenuh pada ECL dapat dihindari dengan menggunakan pasangan
differential BJT sebagai saklar arus.
Prinsip Dasar
ECL berdasarkan pada penggunaan saklar kendali arus yang realisasinya
menggunakan pasangan differential seperti yang terlihat pada gambar 38.
Pasangan transistor di-bias dengan sumber arus yang konstan I,dan satu
sisi dihubungkan dengan sumber tegangan rujukan V
R
. Arus I dapat
diarahkan ke Q
1
atau Q
2
di bawah kendali sinyal masukan v
I
.
94
Gambar 38. Elemen dasar dari ECL yaitu pasangan differential.
Jika v
I
> V
R
sebanyak 4V
T
(≈ 100 mV), hampir semua arus I melalui Q
1
.
Untuk α ≈ 1, v
O1
= V
CC
– IR
C
. Pada saat yang sama arus yang melalui Q
2

hampir nol, sehingga v
O2
= V
CC
.
Sebaliknya, jika v
I
< V
R
sebanyak 4V
T
, hampir semua arus melalui Q
2
dan
arus yang melalui Q
1
hampir nol, sehingga v
O1
= V
CC
dan v
O2
= V
CC
– IR
C
.
Sebagai sebuah elemen logika, pasangan differential merealisasikan fungsi
inversi pada v
O1
dan pada saat bersamaan memberikan sinyal keluaran
komplementari pada v
O2
.
95
Level logika keluaran: V
OH
= V
CC
dan V
OL
= V
CC
–IR
C
, sehingga simpangan
logika keluaran = IR
C.
Catatan:
- Sifat rangkaian differential membuat rangkaian kurang sensitif terhadap
derau.
- Arus yang ditarik dari catu daya tetap konstan selama proses switching.
- Level logika keluaran keduanya merujuk ke V
CC
sehingga dapat dibuat
stabil dengan mengoperasikan rangkaian dengan V
CC
= 0, artinya
menggunakan catu daya negatif.
-Perlu disediakan beberapa cara untuk membuat level sinyal keluaran
kompatibel dengan sinyal pada masukan sehingga satu gerbang dapat
men-drive gerbang lainnya.
- Adanya keluaran komplementer menyederhanakan perancangan logika
dengan ECL.
Jenis ECL
- ECL 100K dengan karakteristik:
-.Waktu tunda gerbang pada orde 0,75 ns
- disipasi daya kira-kira40 mW/gerbang, untuk DP = 30 pJ.
96
ECL 10K dengan karakteristik:
.-Waktu tunda gerbang pada orde 2 ns
-disipasi daya kira-kira 25 mW/gerbang, untuk DP = 50 pJ.
Walaupun DP pada ECL 10K lebih tinggi daripada pada ECL 100K,
ECL 10K lebih mudah digunakan. Hal ini disebabkan oleh waktu naik
dan turun dari pulsa masukan dibuat panjang untuk mengurangi
‘crosstalk’ antara saluran sinyal yang berdekatan.
ECL disebut juga Current Mode Logic (CML) yang banyak digunakan
pada aplikasi VLSI.
Rangkaian Gerbang Dasar
Rangkaian gerbang dasar jenis ECL 10K terlihat pada gambar 39.
Rangkaian terdiri dari 3 bagian:
Rangkaian yang terdiri dari Q
1
, D
1
, D
2
, R
1
, R
2
dan R
3
membangkitkan
tegangan rujukan V
R
= -1,32 V pada suhu kamar. Harga tegangan
rujukan ini dibuat bervariasi terhadap suhu dengan cara tertentu
sehingga noise margin konstan. Tegangan inipun dibuat tidak sensitif
terhadap variasi pada V
CC
.
97
Gambar 39. Rangkaian dasar gerbang logika jenis ECL 10K
Bagian kedua adalah penguat differential yang terbentuk oleh Q
R
dan Q
A

atau Q
B
.
Penguat differential di-bias melalui sebuah resistansi R
E
yang
dihubungkan dengan catu negatif –V
EE
.
98
Satu sisi pada penguat differential terdiri dari transistor rujukan Q
R
yang
base-nya terhubung ke tegangan rujukan V
R
. Sisi yang lain terdiri dari
beberapa transistor yang terhubung paralel, dengan base terpisah, dan
masing-masing terhubung pada gerbang masukan.
Jika tegangan yang terpasang pada A dan B pada level logika 0, kira-kira
0,4 V di bawah V
R
, Q
A
dan Q
B
akan ‘off’ dan arus I
E
akan mengalir melalui
Q
R
. Akibatnya ada penurunan tegangan pada R
C2
, sehingga tegangan
collector Q
R
‘rendah’.
Jika tegangan yang terpasang pada A atau B pada level logika 1, kira-kira
0,4 V di atas V
R
, Q
A
atau Q
B,
atau dua-duanya akan ‘on’ dan arus I
E
akan
mengalir melalui Q
A
atau Q
B
atau dua-duanya dan arus mengalir melalui
R
C1
. Akibatnya ada penurunan tegangan pada R
C1
, sehingga tegangan
collector akan turun. Sementara itu, karena Q
R
‘off’, tegangan collector-nya
akan naik.
Jadi tegangan collector Q
R
akan ‘tinggi’ jika A atau B atau dua-duanya
’tinggi’, sehingga pada collector Q
R
terealisasi fungsi logika A+B.
Sebaliknya, tegangan collector bersama dari Q
A
dan Q
B
akan ‘tinggi’ jika A
dan B secara bersamaan ‘rendah’. Jadi pada collector bersama Q
A
dan Q
B

terealisasi fungsi logika
B A B A + ·
99
Jadi gerbang dua masukan pada gambar 39 merealisasikan fungsi OR dan
NOR. Tersedianya keluaran komplementer adalah keunggulan yang
penting pada ECL; hal ini menyederhanakan perancangan logika dan
mencegah penggunaan inverter tambahan yang akan menambah waktu
tunda.
Catatan: resistansi pada terminal gate masukan yang terhubung dengan
catu negatif memungkinkan pemakai untuk membiarkan terminal masukan
yang tidak terpakai ‘terbuka’. Terminal masukan yang terbuka akan ditarik
ke catu tegangan negatif dan transistor yang terhubung akan ‘off’.
Bagian ketiga dari rangkaian gerbang ECL terdiri dari dua emitter follower,
Q
2
dan Q
3
. Emitter follower tidak mempunyai beban ‘on-chip’ karena pada
banyak aplikasi dari rangkaian logika kecepatan tinggi, gerbang keluaran
men-drive saluran transmisi yang berakhir pada sisi lain, seperti yang
terlihat pada gambar 40.
Emitter follower mempunyai 2 fungsi:
1. Sebagai level shifter dengan menurunkan tegangan keluaran sebanyak
V
BE
. Tujuannya agar kompatibel dengan level tegangan gerbang yang lain
100
.2. Memberikan resistansi keluaran yang rendah dan arus keluaran yang
besar untuk ‘mengisi’ kapasitor beban. Karena arus transien yang besar ini
dapat menyebabkan ‘spike’ pada saluran catu daya, collector dari emitter
follower terhubung ke catu daya V
CC1
yang terpisah dari catu daya untuk
penguat differential dan rangkaian tegangan rujukan, V
CC2
. Pemisahan catu
daya dapat mencegah adanya pengaruh ‘spike’ catu daya dari rangkaian
keluaran ke rangkaian gerbang, sehingga mengurangi kesalahan ‘switching’
gerbang.
Gambar 40. cara untuk menghubungkan gerbang logika berkecepatan tinggi
seperti ECL
101
Voltage Transfer Characteristics.
Penurunan VTC akan dilakukan dengan kondisi bahwa keluaran diterminasi
seperti pada gambar 40.
Asumsikan bahwa masukan B ‘rendah’ sehingga Q
B
’off’,jadi rangkaian
dapat disederhanakan seperti pada gambar 41.
Kita akan menganalisa rangkaian untuk menentukan v
OR
versus v
I
dan v
NOR

versus v
I
(di mana v
I
≡ v
A
)
Gambar 41.Gerbang ECL yang disederhanakan
102
Dalam analisa kita akan menggunakan karakteristik eksponensial i
C
– v
BE

dari BJT. Karena BJT yang dipakai pada rangkaian ECL mempunyai area
yang kecil (agar mempunyai kapasitansi yang kecil, sehingga f
T
tinggi),
arus I
S
-nya kecil. Oleh karena itu asumsikan pada arus emitter = 1 mA,
transistor pada ECL mempunyai V
BE
= 0,75 V.
Kurva Transfer OR
Gambar 42. Karakteristik transfer OR; v
OR
versus v
I
untuk rangkaian
pada gambar 41.
103
Gambar 42 adalah sketsa dari karakteristik transfer OR v
OR
versus v
I
,
dengan parameter V
OL
, V
OH
, V
IL
dan V
IH
.
Untuk menyederhanakan perhitungan V
IL
dan V
IH
, kita gunakan definisi unity-
gain. Terutama kira akan berasumsi bahwa pada titik x, transistor Q
A

melalukan 1% dari I
E
sedangkan transistor Q
R
melalukan 99% dari I
E.
Hal
sebaliknya diasumsikan untuk titik y.
Pada titik x kita mempunyai
99 ·
A
R
Q
E
Q
E
I
I
Gunakan hubungan eksponensial i
E
– v
BE
, diperoleh:
mV 115 99 ln · · −
T
Q
BE
Q
BE
V V V
A R
Yang memberikan:
V
IL
= -1,32 – 0,115 = -1,435 V
Asumsikan Q
A
dan Q
R
‘matched’, maka dapat ditulis:
V
IH
– V
R
= V
R
– V
IL

V
IH
= -1,205 V
104
Untuk mendapatkan V
OL
, Q
A
‘off’ dan Q
R
melalukan semua arus I
E
mA 4
779 , 0
2 , 5 75 , 0 32 , 1


+ − −
·
+ −
·
E
EE
Q
BE R
E
R
V V V
I
R
Asumsikan Q
R
mempunyai β yang tinggi, jadi α ≈ 1, arus collector-nya ≈ 4
mA.
Jika arus base Q
2
diabaikan, maka tegangan collector Q
R
V 73 , 1 75 , 0 98 , 0
2
− · − − ≈
− ·
Q
BE
Q
C OL
V V V
R
Gunakan harga ini untuk mendapatkan arus emitter Q
2
dan lakukan iterasi
untuk menentukan harga estimasi tegangan base – emitter yang lebih
baik. Hasilnya adalah V
BE2
= 0,79 V, pada kaitannya:
V
OL
≈ -1,77 V
Pada harga tegangan keluaran ini, Q
2
mencatu arus beban kira-kira 4,6
mA.
105
Untuk mendapatkan harga V
OH
asumsikan Q
R
‘off’. Jadi rangkaian untuk
menentukan V
OH
disederhanakan seperti pada gambar 43.
Asumsikan β
2
= 100 menghasilkan V
BE2
≈ 0,83 V, I
E2
= 22,4 mA dan
V
OH
≈ -0,88 V.
Gambar 43. Rangkaian untuk menentukan V
OH
106
Noise Margin
Titik tengah simpangan logika:
R
OH OL
V
V V
≈ − ·
+
V 325 , 1
2
Jadi level logika keluaran berpusat pada titik tengah dari transisi
masukan. Keadaan ini adalah keadaan ideal dari sisi noise margin, dan ini
juga salah satu alasan memilih harga tegangan rujukan dan tegangan
catu.
Noise margin dapat dihitung sebagai berikut:
NM
H
= V
OH
– V
IH

= -0,88 – (-1,205) = 0,325 V
NM
L
= V
OL
– V
IL

= -1,435 – (-1,77) = 0,335 v
Harga ini hampir sama.
107
Kurva Transfer NOR
Gambar 44. Karakteristik transfer v
NOR
versus v
I
untuk rangkaian ada gambar
43
Karakteristik transfer NOR terlihat pada gambar 44. Harga V
IL
dan V
IH
sama
dengan pada karakteristik transfer OR.
Untuk v
I
< V
IL
, Q
A
‘off’ dan tegangan keluaran v
NOR
dapat dihitung dengan
menganalisa rangkaian yang terdiri dari R
C1
, Q
3
, dan resistansi terminasi
50Ω
108
Rangkaian identik dengan rangkaian pada gambar 43, hanya R
C1
sedikit
lebih kecil dari R
C2
. Jadi tegangan keluaran lebih tinggi dari harga V
OH
yang
didapat sebelumnya. Dalam sketsa pada gambar 44 diasumsikan
tegangan keluaran mendekati V
OH
.
Untuk v
I
> V
IH
, Q
A
‘on’ dan melalukan semua arus bias, sehingga
rangkaian dapat disederhanakan seperti pada gambar 45. Rangkaian ini
mudah dianalisa untuk mendapatkan v
NOR
versus v
I
untuk v
I
≥ V
IH
.
Gambar 45. Rangkaian untuk mendapatkan v
NOR
versus v
I
untuk selang v
I
>
V
IH
109
Beberapa pengamatan:
Untuk v
I
= V
IH
menghasilkan tegangan keluaran sedikit lebih tinggi dari V
OL
.
Hal ini disebabkan karena R
C1
dipilih lebih kecil dari R
C2
supaya dengan v
I

sama dengan harga normal logika 1, keluaran akan sama dengan V
OH
yang
didapat untuk keluaran OR.
Dengan v
I
melebihi V
IH
, transistor Q
A
bekerja pada mode aktif dan rangkaian
pada gambar 45 dapat dianalisa untuk menghitung penguatan dari penguat,
yaitu kemiringan dari segmen yz dari karakteristik transfer.
Pada titik z, Q
A
‘jenuh’ Jika v
I
dinaikkan melebihi v
I
= V
S
akan menyebabkan
tegangan pada collector, v
NOR
, meningkat. Kemiringan pada segmen melebihi
titik z pada karakteristik transfer tidak lagi unity, kira-kira 0,5 karena Q
A

terdorong jauh ke daerah jenuh.
Fan-Out
Ketika sinyal masukan pada gerbang ECL rendah, arus masukan sama
dengan arus yang melalui resistor pull-down 50-kΩ. Jadi
A 69
50
2 , 5 77 , 1
µ ≈
+ −
·
IL
I
110
Ketika sinyal masukan ‘tinggi’, arus masukan lebih tinggi,disebabkan oleh
arus base dari transistor masukan. Asumsikan β dari transistor sama
dengan 100
A 126
101
4
50
2 , 5 88 , 0
µ ≈ +
+ −
·
IH
I
Harga kedua arus ini cukup kecil, digabungkan dengan resistansi keluaran
yang sangat kecil dari gerbang ECL, menjamin penurunan level sinyal
logika yang kecil yang disebabkan oleh arus masukan dari gerbang fan-out;
Akibatnya fan-out dari gerbang ECL tidak dibatasi oleh pertimbangan level
logika, tetapi oleh penurunan kecepatan rangkaian. Penurunan kecepatan
rangkaian disebabkan oleh bertambahnya kapasitansi beban dengan
semakin tingginya fan-out.
Kecepatan Operasi dan Transmisi Sinyal.
Kecepatan operasi diukur dengan waktu tunda dari gerbang dasarnya. dan
waktu naik dan turun dari bentuk gelombang keluarannya.
Catatan: karena rangkaian keluaran adalah emitter follower, waktu naik dari
sinyal keluaran lebih pendek dari waktu turunnya.
111
Hal ini disebabkan pada tepi naik (rising edge) dari pulsa keluaran emitter
follower, arus keluaran diperlukan untuk mengisi kapasitansi beban dan
kapasitansi parasitik, Sebaliknya pada saat sinyal pada base dari emitter
follower ‘turun’, emitter follower ‘off’ dan kapasitansi beban dikosongkan
melalui kombinasi resistansi beban dan resistansi pull-down.
Untuk memperoleh keuntungan penuh dari kecepatan operasi ECL, harus
diperhatikan cara interkoneksi berbagai gerbang logika dalam sistem.
Disipasi Daya
Karena sifat penguat differential dari ECL, arus gerbang tetap konstan dan
hanya dikendalikan dari satu sisi ke sisi lain dari gerbang tergantung dari
sinyal masukan. Jadi arus catu dan disipasi daya dari gerbang ECL yang
tidak terterminasi tetap konstan tidak tergantung dari status logika dari
gerbang. Jadi tidak ada tegangan spike pada saluran catu.
Efek Termal
Titik tengah dari simpangan keluaran bervariasi dengan suhu pada ‘rate’
yang sama seperti pada tegangan rujukan.
112
Jadi,walaupun besaran noise margin tinggi dan rendah berubah terhadap
suhu, nilainya tetap sama.
Ini salah satu keuntungan ECL.
Kemampuan Wired-OR
Tingkat keluaran yang terdiri dari emitter follower memungkinkan
penambahan tingkatan logika untuk dibuat dengan biaya rendah yaitu
dengan menghubungkan (dengan kawat) beberapa gerbang keluaran secara
paralel. Catatan: dioda base-emitter dari keluaran follower merealisasikan
fungsi OR. Hubungan wired-OR dapat digunakan agar gerbang mempunyai
fan-in yang tinggi dan meningkatkan fleksibilitas ECL dalam rancangan
logika
Gambar 46. Kemampuan wired-OR dari ECL

You're Reading a Free Preview

Download
scribd
/*********** DO NOT ALTER ANYTHING BELOW THIS LINE ! ************/ var s_code=s.t();if(s_code)document.write(s_code)//-->