SELF-ORGANIZING HARDWARE UNTUK APLIKASI SELF-EVOLVING ARTIFICIAL NEURAL NETWORK TIPE ADAPTIVE RESONANCE THEORY (ART

)
ARWIN1 232 06 008
1

Mahasiswa S-2 Teknik Komputer, STEI, ITB

Abstrak Implementasi aplikasi berbasis Jaringan Syaraf Tiruan (JST) pada perangkat keras (hardware) tidak sesignifikan implementasinya di perangkat lunak (software) sehingga seolah-oleh telah terjadi stagnasi pada satu level tertentu. Di sisi lain, JST tipe tertentu memiliki kelebihan untuk aplikasi-aplikasi kompleks yang memerlukan pengolahan paralel pada pengenalan pola dan klasifikasi, sehingga dapat dikembangkan untuk menyesuaikan kebutuhan mendatang. Perkembangan teknologi FPGA saat ini memungkinkan untuk melakukan implementasi JST berevolusi (evolve) melalui konfigurasi ulang on-site pada perangkat keras berevolusi secara langsung (run-time evolvable reconfigurable hardware). Di dalam makalah ini akan disampaikan konsep self-organizing hardware (SOHW) berbasis pada reconfigurable hardware (RCHW) dan evolvable hardware (EHW) untuk implementasi aplikasi-aplikasi pengenalan dan klasifikasi berbasiskan Self-Evolving Artificial Neural Network (SE-ANN) tipe Adaptive Resonance Theory (ART) beserta kondisi-kondisi untuk persyaratan implementasinya. Keyword : FPGA, self-organizing hardware, evolvable hardware, reconfigurable hardware, ART.

menguntungkan terutama pada aplikasiaplikasi yang menggunakan neuron kurang dari 100 unit karena lebih mudah direkonfigurasi bila hasil aplikasinya belum memuaskan. Implementasi JST ke perangkat keras akan menjadi penting ketika aplikasiaplikasi tersebut memerlukan lebih dari 1.000 neuron dan 10.000 sinapsis [7]. Di sisi lain, untuk masalahmasalah yang bersifat kompleks dan memerlukan penyelesaian secara paralel seperti pengenalan pola dan klasifikasi, JST memberikan performa yang jauh lebih baik ditinjau dari segi waktu dibandingkan komputer yang dimotori oleh dprosesor sekalipun [6]. Kemampuan pengolahan paralel ini dapat dilakukan karena susunan JST yang massively-parallel sehingga suatu permasalahan yang kompleks didistribusikan kepada neuron-neuron tetangganya (neighboring neurons) dan bekerja bersama-sama secara paralel untuk menyelesaikannya. Di dalam suatu proses penyelesaian permasalahan menggunakan JST, terdapat dua fase yang harus dilalui yakni fase pembelajaran atau pelatihan (learning/training phase) dan fase pengenalan (recognition phase). Pada fase pembelajaran, JST dikenalkan dengan sejumlah pola latihan yang telah disiapkan sedemikian rupa (pre-processing) yang mewakili data yang harus dipelajari oleh JST. Salah satu karakteristik menarik dari JST adalah adaptif, yakni suatu kemampuan untuk mengadaptasi adanya pola baru yang dikenalkan kepadanya. Oleh karena itu, dalam masa pembelajaran JST akan menyimpan “pengetahuan” yang telah dipelajarinya secara adaptif dengan cara mengubah (1) bobot sambungan (synaptic weights) [5] dan atau (2) arsitektur jaringannya (topologi) [2]. Bobot-bobot dan topologi JST ini akan berubah seiring dengan

I. PENDAHULUAN Implementasi aplikasi berbasis Jaringan Syaraf Tiruan (JST) pada perangkat keras (hardware) tidak sesignifikan implementasinya di perangkat lunak (software) sehingga seolah-oleh telah terjadi stagnasi pada level tertentu. Implementasi JST ke perangkat lunak dinilai lebih

ART digolongkan sebagai Self-Evolving Artificial Neural Network (SEANN) dan berbeda dengan tipe Evolving Artificial Neural Network (EANN) sebagaimana disampaikan dalam [16] yang menggunakan pendekatan Evolutionary Algorithm (EA) untuk mengevolusi bobotbobot sambungan. Konsep Dasar JST-ART dirancang untuk memudahkan pengontrolan derajat kemiripan pola yang ditempatkan pada cluster yang sama. Pada sisi yang berbeda. dan suatu mekanisme untuk mengontrol derajat kemiripan pola-pola untuk ditempatkan pada cluster yang sama yang 2 . sebagai contoh lihat [1]. adaptasi topologi adalah karakteristik FPGA yang dapat dikonfigurasi secara dinamis untuk mengakomodir JST dengan karakteristik topologi termodifikasi (modifiable topology) [18]. Pada Bagian II akan disampaikan konsep dasar ART bersama dengan algoritma pembelajarannya. Pada Bagian V disampaikan konsep SOHW dan cara implementasi ART pada SOHW. FAST adalah JST yang secara dinamis mengadaptasi ukurannya dengan cara menambah jumlah neuron pada lapisan output-nya bila ditemukan vektor input yang berbeda. Oleh karena itu di dalam naskah ini disampaikan konsep Self-Organizing Hardware (SOHW) untuk aplikasi SE-ANN tipe ART dengan mengadopsi karakteristik yang dimiliki oleh EHW.semakin bertambahnya “pengetahuan” yang dimilikinya atau kuantitas pola yang telah ia kenal. Dalam konteks FPGA. Karakteristik EHW ini memberikan peluang besar untuk implementasi SE-ANN seperti ART namun mengkombinasikan kedua jenis teknologi ini akan memunculkan isu-isu baru yang menarik. Dengan karakteristik ini. [10] menyampaikan pandangan bahwa tantangantantangan mendasar dalam implementasi JST ke perangkat keras adalah kompetisi perangkat keras dengan fleksibilitas topologi dan strategi pembelajaran yang diaplikasikan pada JST sehingga recongufirabilty harus diperhatikan sejak awal perancangan perangkat keras. unit-unit cluster atau lapis pengenalan yang disebut dengan lapisan F2 . Salah satu contoh JST yang menyimpan “pengetahuan” tentang pola yang telah dikenalnya dengan cara mengubah topologinya adalah Adaptive Resonance Theory (ART). arsitektur atau aturan pembelajaran JST. Bila suatu ketika pola yang sama diberikan kepadanya. II. Naskah ditutup oleh Bagian VI yang menyampaikan kesimpulan hasil studi literatur ini. penelitian juga dilakukan untuk mendapatkan suatu perangkat keras yang dapat merubah arsitektur dan tingkah lakunya secara dinamis dan mandiri dengan berinteraksi dengan lingkungannya dengan mengadopsi konsep evolusi alami [14] yang dinamakan dengan Evolvable Hardware (EHW). JST MODEL ADAPTIVE RESONANCE THEORY A. dengan segera ia akan “melihat” kembali “pengetahuannya” dan dengan segera mencocokkannya dengan cepat. Kelebihan ART ini disebabkan oleh karakteristik adaptifnya yang akan merubah topologinya dengan cara membentuk cluster baru ketika menemui pola baru yang belum pernah ia pelajari sebelumnya yang dikenalkan kepadanya dan menyimpannya di dalam memorynya. Arsitektur dasar JST ART terdiri atas : satu lapisan pengolahan masukan dan juga sebagai lapis perbandingan pola yang disebut dengan lapisan F1 . Untuk mengimplementasikan suatu model JST ke bentuk perangkat kerasnya. Bagian III berisi konsep FPGA yang dilanjutkan dengan konsep EHW pada Bagian IV. JST model ART dan modifikasinya lebih banyak digunakan dibandingkan dengan JST Multilayer Perceptron (MLP) dengan algoritma pembelajaran backpropagation standar karena keunggulannya dalam kecepatan dan keakuratan hasil (output). ART dirancang untuk mengatasi masalah stabilitas-plastisitas (stability-plasticity) kemampuan untuk menyimpan informasi yang telah dipelajari ketika ada informasi baru yang dihadapi oleh JST lainnya. Pada umumnya untuk aplikasi-aplikasi pengenalan pola dan klasifikasi. [9] [10] melakukan penelitian untuk mengimplementasikan arsitektur unsupervised JST yang dinamakan dengan Flexible Adaptable-Size Topology (FAST) ke Field Programmable Gate Array (FPGA) untuk aplikasi klasifikasi dan segmentasi citra.

bij . Jika unit cluster tersebut tidak diperbolehkan untuk mempelajari pola masukan yang masuk. F1 ( b ) . Lapisan F1 terdiri atas dua bagian : bagian masukan dan bagian antarmuka (interface). yaitu unit-unit komputasional dan unit-unit pelengkap (suplemental). Unit X i di dalam lapisan F1 ( b ) unit di dalam lapisan F2 oleh dua jalur dihubungkan ke unit Y j lapisan F2 oleh bobot-bobot bottom-up. bij . F1 ( b ) pada lapisan F1 . Untuk mengontrol kemiripan pola-pola agar ditempatkan pada cluster yang sama. Dalam aplikasinya terdapat dua jenis JST ART. pada lapisan F1 . lapisan F2 . Setiap unit di dalam lapisan masukan. yang nantinya digunakan dalam membandingkan kemiripan sinyal masukan dengan vektor bobot untuk unit cluster yang telah dipilih sebagai calon yang diperbolehkan untuk mempelajari pola masukan yang dimasukkan. t ji . Unit komputasional terdiri dari lapisan F1 (bagian masukan dan antarmuka). Sedangkan unit Y j pada lapisan F2 dihubungkan ke unit F1 ( a ) dan bagian antarmuka diberi notasi F1 ( b ) .i lapisan F1 oleh bobot-bobot top-down. Lapisan F2 adalah lapisan kompetitif dan hanya simpul yang mempunyai nilai net masukan yang terbesar yang mempunyai aktivasi yang tidak sama dengan nol.disebut dengan mekanisme Reset. t ji . sedangkan unit-unit ke. ia dinon-aktifkan dan satu unit cluster baru dipilih sebagai calon kuat lainnya. Lapisan F2 adalah lapisan kompetitif. Arsitektur JST ART1 yang disederhanakan. yang berkaitan.i lapisan F1 dihubungkan ke unit-unit ke. Unit-unit ke. Arsitektur Jaringan Arsitektur JST-ART1 terdiri dari dua bagian. 1) Unit-unit Komputasional. dan unit reset. terdapat dua buah jalur masing-masing bersama dengan bobot-bobotnya. di antara setiap unit di dalam bagian antarmuka lapisan masukan dengan setiap unit cluster. Setiap unit di dalam lapisan F1 ( a ) dan F1 ( b ) dihubungkan ke unit reset yang untuk selanjutnya dihubungkan ke setiap unit di lapisan F2 . 3 . B. Bagian antarmuka mengkombinasikan sinyal-sinyal dari bagian masukan dan lapisan F2 . Aktivasi semua unit lapisan F2 dibuat nol. bagian masukan diberi notasi naskah ini akan digunakan JST ART-1 yang beroperasi pada domain digital 0 dan 1 untuk implementasi pada perangkat digital FPGA. Suatu unit cluster diperbolehkan mempelajari pola masukan tergantung kepada kemiripan vektor top-down-nya dengan vektor masukan. Pada Gambar 1.j lapisan F2 oleh bobot-bobot bottom-up. Unit-unit antarmuka selanjutnya mengkombinasikan informasi dari unit masukan dan unit cluster. artinya unit cluster dengan jumlah masukan terbesar menjadi calon kuat yang diperbolehkan mempelajari pola masukan. Untuk memudahkan pemahaman. Hal ini diatur oleh unit reset berdasarkan pada sinyal-sinyal yang diterimanya dari bagian masukan F1 ( a ) dan bagian antarmuka X i pada lapisan F1 ( b ) oleh bobot-bobot top-down. yaitu ART1 yang dirancang untuk beroperasi pada vektor-vektor masukan biner dan ART2 yang beroperasi pada vektorvektor masukan yang bernilai analog. F1 ( a ) .j lapisan F2 dihubungkan ke unit-unit ke. dihubungkan ke setiap unit di dalam lapisan antarmuka. Setiap unit di dalam lapisan F1 ( b ) dihubungkan ke setiap bobot.

2) Unit-unit Pelengkap (Suplemental). J . C. algoritma pembelajaran JST ART1 adalah sebagai berikut : • o o Tahap 0 Inisialisasi parameter-parameter L > 1 dan 0 < ρ ≤ 1 . kerjakan tahap 8 sampai 11 Tahap 8 Cari unit pemenang. sehingga yJ = y j untuk setiap simpul j . maka yj = ∑b x ij i i • o Tahap 7 Selama reset = true. Tahap 2 Untuk setiap masukan kerjakan tahap 3 sampai 13. G1 dan G2 . Tahap 3 Tetapkan aktivasi semua unit F2 = 0 Tetapkan aktivasi unit-unit masukan F1 ( a ) = s . • o Tahap 5 Kirim sinyal masukan dari F1 ( a ) ke • o Tahap 12 Perbaharui bobot-bobot untuk simpul J : Lxi bij ( baru ) = L−1+ x F1 ( b ) . maka semua simpul dihambat dan pola ini tidak dapat dikelompokkan. lanjutkan ke Jika s tahap 12. Inisialisasi bobot-bobot L 0 < bij ( 0 ) < L−1+ n dan t ji ( 0 ) = 1 . Unit-unit pelengkap menyediakan suatu mekanisme sehingga komputasi yang dilakukan oleh algoritma ART1 dapat dilaksanakan dengan menggunakan prinsipprinsip JST. x > ρ . x i = si . vektor masukan. 4 . kerjakan tahap 2 sampai 13. Secara sederhana. Tahap 4 Hitung normalisasi vektor masukan s s = • o • o Tahap 9 Hitung ulang F1 ( b ) : aktivasi x untuk • o • o • o o xi = si t Ji . maka y J = −1 • o ∑s i (hambat simpul J ) dan lanjutkan mulai tahap 7 lagi. • o Tahap 11 Uji reset : Jika x s ≤ ρ . Tahap 1 Selama kondisi henti = false. AlgoritmaPembelajaran [3] • o Tahap 6 Untuk setiap simpul F2 yang tidak dihambat : Jika y j ≥ −1 . ∑x i i . • o Tahap 10 Hitung normalisasi vektor x : x = latihan. Unit-unit tersebut disebut juga dengan unit-unit Gain Control. Arsitektur JST-ART1 selengkapnya diperlihatkan pada Gambar 1. i . Jika yJ = −1 .

t ji ( baru ) = xi . • o Tahap 13 p ondisi berhenti. Kedua tipe perangkat ker t ras tersebut diimp t plementasikan pada perangk kat yang sama yak FPGA. Bidang EHW muncul dari getahuan [4]. Konfigurasi ini d dapat dilakukan beberapa kali hingga diper b roleh suatu rangk kaian seperti yang diharap pkan. Bi it-bit akan konfigurasi ini ke emudian ukan kepada setiap sel atau memberitahu gerbang da interkonek an ksinya bagaim mana harus berting gkah laku. Perubahan P arsitektur akan berdampak pada penambahan atau pengurangan n cluster ngan seiring den penambahan atau pengur rangan pola y yang an telah diajarka padanya. F FPGA dengan 4 4-LUT dimana T setiap LUT mempunyai 3 input dan 1 output[14]. Oleh sebab itu. Pada um mumnya pe erangkat-peran ngkat komersial m menggunakan 4 LUT ka arena menghemat tempat [14]. FIEL PROGRAM LD MMABLE GAT TE ARRAY (FPGA) A. FPGA dikatakan seb bagai reconfigurable [13]. FPGA ada alah suatu array unit-unit pengolahan g fungsi bit yang and nya dapat d diprogram set telah interkoneksin fabrikasi. Gambar 3. Uji ko III. in nterkoneksi ant tara sel-selnya dan a input dan ou utput-nya. RCHW pa ada dasarnya ada d alah perangka keras yan at ng berbasiskan b pada logika-logi ika terkonfigurasi. Ket tiga level ters sebut dikonfigurasi melalui satu urutan (string bit i g) yang dimasu ukkan dari su umber luar. A Evolvab ble Hardware H dan Reconfigurab ble Di dalam defin D nisinya. dihubungkan (wired) satu dengan lain n u nnya melalui suatu interkoneksi terprogram y u i yang cukup mema akan tempat di setiap sel FP i PGA. FPGA d dapat ada yang berbeda y yakni diprogram pa tiga level y fungsi dari sel-sel atau gerbang (g u gate) logikanya. IV. sed dangkan RCH HW menggunakan prosedur sta m andar di dala am perancangan s p suatu perangk keras untu kat uk aplikasi tertentu a u. nsep Dasar Kon Gambar 2. pertemuan tiga ilmu peng 5 . Se ebagian besar tradisional FP PGA menggunaka Lookup Ta an able (LUT) k kecil untuk melayani elemen-ele emen komputasion nal terprogram LUT-LUT ini m. Per y kni rbedaan tegas di antara keduany adalah EHW menggunak a ya W kan konsep evolus untuk men k si ndapatkan sua atu perangkat kera yang optim untuk sua p as mal atu aplikasi atau o a optimisasi. EVOLVA ABLE RECON NFIGURABLE E HARDWARE E A. e device yang r Sifat reconfi figurable ini memberikan sa m arana yang sangat tepat u untuk mentasikan JS ST ART y yang mengimplem memiliki ka arakteristik ad daptif atau d dapat merekonstruk arsitektur jaringannya se ksi j ecara mandiri. EHW adalah perangk a kat keras yang d k dapat meruba arsitekturn ah nya secara dinamis dan mandiri seiring deng s s i gan perubahan ling p gkungannya [17].

SOHW akan dibahas lebih lanjut pada Bagian V. Dengan konsep evolusi alami.Gambar 4. Pembangkitan Generasi Terbaik EA mewakili satu kelas algoritma pencarian stokastik berbasiskan populasi yang dibangun dari ide-ide dan prinsip-prinsip evolusi alami. Evolutionary Programming Evolution Strategies (ES). dikembangkan algoritma-algoritma yang dinamakan dengan Evolutionary Algorithm (EA). Perbedaan utama antara GA dan GP adalah pada representasi kromosom atau individu. Genetic Programming (GP). o Genetic Algorithm (GA). Satu fitur penting dari algoritma-algoritma di atas adalah strategi pencarian berbasis populasi. Dengan kata lain. Dengan demikian dapat dikatakan bahwa RCHW adalah subset dari EHW. B. 6 . Kerangka umum EA. EA meliputi algoritmaalgoritma utama sebagai berikut : o o o (EP). Gambar 5. Perancangan sistem melalui pendekatan yang mengadopsi proses evolusi alami telah berhasil dilakukan dengan ditemukannya teknologi JST dan telah diaplikasikan ke berbagai bidang. JST lebih banyak diaplikasikan melalui software walaupun tidak sedikit yang telah diaplikasikan ke hardware walaupun terbatas. Implementasi hardware lebih menguntungkan ditinjau dari aspek waktu pengolahan data. Individu-individu di dalam populasi berkompetisi dan saling bertukar informasi dalam melakukan tugas-tugas tertentu. di dalam EHW terdapat suatu “kecerdasan” alami yang diterapkan sehingga terdapat suatu mekanisme evolusi untuk menghasilkan generasi perangkat keras berikutnya yang lebih baik. Secara umum proses yang berlangsung di dalam EA dipresentasikan pada Gambar 4 berikut ini. Istilah Evolvable Reconfigurable Hardware (ERCHW) ditujukan kepada suatu perangkat keras yang mampu merubah dan merekonfigurasi arsitekturnya secara dinamis seiring dengan perubahan lingkungannya. Bidang EHW muncul ke permukaan sebagai dampak dari perpaduan beberapa bidang ilmu pengetahuan sebagaimana dipresentasikan pada Gambar 3. Mekanisme pembangkitan generasi baru. Di sini dimunculkan istilah Self-Organizing Hardware (SOHW) yang merujuk kepada perangkat keras tipe tersebut di atas namun dengan karakteristik tertentu.

mekanisme adaptasi EH S HW berdasarkan pada EA dan algoritma yan b ng paling umum digunakan ad p dalah GA. sedan ngkan GP m mengaplikasikan nnya dalam bentu sebuah po uk ohon gen. C. Hal ini mem H mbuat romosom sedi ikit berbeda dari kromosomkr yang hanya dihasilkan dari “perkawin d nan” kedua induk knya. membangkitk dua keturu kan unan. parameter-pa arameter pasangan rangk kaian yang dipilih dipertukarka untuk den h an ngan operator crossover dan mu utasi. pera mendefinisikan sekelompok vektor-vekt m n k tor latihan yang be erisi pemetaan input dan outp put rangkaian. Algorit pengevolu tma usian perangkat keras. Mutasi dapat juga m mbalikan bebe erapa terjadi dan melibatkan pem gen dalam kromosom. sedang gkan mutasi adalah proses pemb h balikan susunan bit n kromosom dengan tuju uan yang sa ama. Pada P GA ancang cuku up ini. U Untuk rangkai ian digital. Konsep Evo C olusi Hardwar re Sejauh ini. Cross tasi sover adalah pro oses kawin silang u untuk mendapatkan generasi te n erbaik. Seca r ti ara sederhana algo s oritma untuk mengevolusik kan perangkat keras ditampilkan pada Gambar 6 p s p 6. an suatu konfigu s urasi bilanga an biner yan ng selanjutnya s diaplikasik kan kepa ada reconfigurable device sepert FPGA. t GA mengor rganisasikan g gen dalam be entuk array. popu baru telah sia untuk men ap njadi keturunan b populasi indu berikutnya d populasi in uk dan nduk asli dihapus. Konsep evolusi hardware. Selanjut tnya.Gam mbar 6. EP hanya an asi na menggunaka proses muta saja karen ia tidak ada bat tasan represent gen. Na amun keduanya sa ama-sama men nggunakan pr roses crossover dan mutas si. D Dalam crosso over. rangkaian terbaik dapat di isalinkan langsung M ke generasi berikutnya. Sua atu rangkaian dapa direpresenta r at asikan ke dala am beberapa cara y b yang berbeda. crossover dan mu utasi Mekanisme diperlihatkan pada Gambar 5. Pemilihan acak dilakukan p pada pemilihan ind yang akan dikombinasik duk n kan. Gambar 7. dan secara otoma algoritma i r n atis ini 7 . n r Setiap indiv vidu di dalam populasi dis m sebut juga dengan genotype da masing-ma n an asing mengandung satu representasi dari s g suatu rangkaian de engan satu him mpunan kompo onen dan interko oneksinya. Ketika jumlah rangka j aianrangkaian keturunan m menyamai jum mlah asi ulasi rangkaian di dalam popula induk. teknik yang paling u d umum digunak kan adalah a repr resentasi le evel gerban ng. Representasi in berisi penje R ni elasan mengen nai gerbang yan g ng akan digunakan d d dan interkoneksinya Ini kemudia dikodekan ke a.

sehin ngga yang dievalu uasi adalah perilaku rangka aian. elalui serangkaian iterasi. hardware ak a kan dikonfigurasi s d sebanyak jumla populasi pa ah ada setiap generasi. lusi akan menyelesaikan m perancan ngan rangkaiannya a. Proses ini s melibatkan pemasukan data ke se etiap rangkaian dan penghitu ungan kesalahan karena deviasi dari ou utput yang t telah dispesifikasik kan. Proses ini dipre P esentasikan pad Gambar 8. SELF-ORGA ANIZING HARDWARE E Telah disingg T gung pada Bagian I bahw wa menggabungka teknologi JST dan EH m an HW akan memun a nculkan isu-is su baru yan ng menarik yakni mengapa har digabungk m rus kan padahal merek telah mem p ka mpunyai doma ain masing-masing dan sudah banyak JST yan m g ng telah di-hardw t ware-kan. Mekanism Evolusi Ha Masih ada b beda pendapat mengenai E EHW yakni masih adanya ketidak yakinan pr roses pada har rdware yakni y evolusi ran ngkaian atau mengevolusikan perila aku rangka aian. ik.Gambar 8. Tingkah laku setiap rangk u kaian dievaluasi dan ran ngkaian ter rbaik dikombinasik untuk men kan ndapatkan generasi baru dan dih harapkan menja rangkaian y adi yang lebih baik da pendahuluny Setelah me ari ya. EHW dapat dipand a dang sebagai pend dekatan evolusi dalam merancang i perilaku har rdware dan bukan merancang hardware seca langsung. Mode ini da s apat juga diseb but dengan mengev d volusikan hard dware secara of offline EHW (OF dan on-lin EHW (ONL l FL) ne L). Dengan kata lain. Lalu dimana sisi menariknya ? m Dalam suatu p D perancangan ra angkaian setel lah ia selesai diran ncang dan kem mudian ditransf fer 8 . M Mekanisme evol EHW [7]. Bagia an yang sa angat membutuhka komputasi di dalam GA an adalah evalu setiap rang uasi gkaian atau dis sebut dengan kom mputasi nilai f fitness. EHW dapat di E ikategorikan b berdasarkan pa ada lokasi simulas ekstrinsik dan instrinsi si. mengevolusikan ikan hardware sangat k kecil Mengevolusi kemungkinan nnya karena akan berdam mpak fatal bagi h hardware itu sendiri. Satu populasi y yang merepresenta asikan rangka aian dibangki itkan secara acak. EH HW intrinsik langsu melakukan proses evolu ung n usi di dalam hard d dware yakni setiap kromoso om digunakan untu merekonfig d uk gurasi hardwa are atau dengan kata lain. me ardware D. perancang h p harus menge etahui perilak ku rangkaian yang tepat pada lin r g ngkunga dima ana ia akan diaplika asikan. O h ara Oleh karena it tu. rangk kaian yang pa aling est) akan bertingkah laku layak (fitte sebagaimana spesifikasi aw yang diber a wal rikan padanya. Pr roses ini da apat dilihat p pada Gambar 7. EHW ekstrin E nsik mensimu ulasikan pros ses evolusi e pada a software dan han nya memasukkan konfigurasi terbaik kepa m ada hardware pad h da setiap g generasi. da V.

Oleh karena itu pada fase pengenalan JST ART1 harus tetap mampu menerima pola input baru yang belum pernah dikenalnya dan menciptakan cluster baru untuk pola tersebut. Karakteristik JST ART1 dan EHW 1) ART1. Oleh karena itu diperlukan modifikasi algoritma JST ART1 agar ia dapat diimplementasikan dengan mudah ke hardware dan menghasilkan pemetaan input-ouput yang lebih sederhana untuk meminimalkan waktu dalam proses evolusi di dalam EHW. dapat dibayangkan betapa besar upaya yang dilakukan untuk mengatasi hal ini terlebih bila produk tersebut dalam bentuk Application Specific Integrated Circuits (ASICs). Pada perspektif evolusi tidak penuh.ke bentuk hardware-nya. Dalam aplikasi kritis perbedaan pola yang tipis ini dapat berdampak fatal bagi proses selanjutnya. JST ART melakukan proses pengenalan pola secara langsung atau on-line dan bila ada pola baru yang belum pernah ia kenal. SOHW dapat ditinjau dari dua perspektif yakni evolusi penuh dan evolusi tidak penuh dengan kelebihan dan kekurangan masing-masing. Telah disampaikan pada bagian sebelumnya bahwa sifat JST adalah adaptif yakni mampu merespon perubahan lingkungannya dengan dinamis dengan cara memodifikasi bobotbobot sambungannya. Pada fase pelatihan. Untuk dapat memenuhi kebutuhan ini diperlukan hardware yang mampu mengadaptasi perubahan arsitektur jaringan JST ini. Sebagaimana disampaikan pada Bagian IV. Namun untuk menggabungkan kedua teknologi tersebut agar menjadi SOHW yang saling melengkapi. 2) EHW. bagian yang sangat membutuhkan komputasi tinggi di dalam GA adalah evaluasi setiap rangkaian untuk memperoleh nilai fitness. arsitekturnya atau aturan pembelajarannya. Proses perubahan topologi ini dilakukan secara otomatis tanpa adanya intervensi dari manusia sehingga dapat dikatakan JST ART1 melakukan selforganizing pada dirinya sendiri agar jumlah cluster selaras dengan jumlah pola yang dikenalnya. Dengan kemampuannya dalam berevolusi ini rangkaian berbasis EHW dapat direkonfigurasi berulang kali yang pada akhirnya akan diperoleh rangkaian terbaik yang telah memenuhi requirement sebagaimana dispesifikasikan sebelum proses pembangunan rangkaian dimulai. ART1 dan EHW melakukan proses evolusi baik pada fase pelatihan maupun pada fase pengenalan. Bila pada suatu ketika paska produksi ditemukan bahwa terdapat requirement yang belum dipenuhi atau diperlukan pengembangan lebih lanjut. diperlukan pemahaman terhadap karakteristik keduanya dan bagaimana konsep evolusi hardware selaras dengan evolusi JST pada fase pelatihan dan fase pengenalan. Ukuran fitness menentukan apa yang harus dikerjakan dan merupakan mekanisme untuk berkomunikasi dengan requirement pada level yang lebih tinggi. ia akan melakukan fungsi sebagaimana requirement yang diberikan kepadanya. Oleh karena itu pada fase pengenalan. pola tersebut akan “dipaksakan” masuk ke dalam salah satu kategori yang telah dikenalnya. Cara Kerja SOHW Dengan memanfaatkan karakteristik kedua teknologi tersebut di atas. 1) Evolusi Tidak Penuh. Oleh karena itu konsep SOHW ini diharapkan memberikan alternatif lain untuk mengimplementasikan JST ke hardware. Pada dasarnya karakteristik utama EHW adalah “kecerdasannya” dalam merespon perubahan lingkungan dengan cara memodifikasi arsitektur dan perilakunya secara mandiri dengan mengadopsi konsep evolusi alami atau evolvable. JST melakukan respon dengan melakukan perubahan topologi dengan menambah atau mengurangi cluster kategori pola yang dipelajarinya dengan mekanisme winnertakes-all. ART1 akan melakukan proses pengenalan pola dan mengelompokkannya ke dalam cluster yang berbeda berdasarkan karakteristik pola-pola 9 . Pada fase pengenalan. A. nilai parameter vigilance diturunkan di bawah 1 agar JST ART tidak begitu sensitif terhadap perbedaan pola yang tipis. B. EHW memberikan satu solusi untuk mengatasi permasalahan tersebut khususnya untuk produk-produk paska produksi dan salah satu diantaranya adalah produk-produk rangkaian berbasiskan pada JST.

tersebut. (a) Algoritma ART1m. bila ART1 memperoleh pola input yang belum pernah dikenalnya maka ART1 harus melakukan 10 . 2) Evolusi Penuh. proses pembelajaran ulang untuk membentuk cluster baru untuk pola tersebut. Peta inputoutput yang baru kemudian dikirimkan ke GA untuk disintesa mendapatkan konfigurasi bit baru. Gambar 10. Setelah rangkaian terbaik diperoleh. Setelah fase pelatihan selesai. Mode evolusi tidak penuh SOHW. Proses ini dipresentasikan pada Gambar 9. Pada mekanisme ini. ART1 dan EHW melakukan proses evolusi baik pada fase pelatihan maupun pada fase pengenalan untuk menghasilkan rangkaian Pada fase pengenalan. Proses yang sama akan berulang bila ditemukan pola baru. dilakukan ekstraksi pemetaan input-output ART1 dan selanjutnya dikirimkan ke GA untuk melakukan proses sintesa rangkaian. Mekanisme ini lebih menekankan pada mode operasi EHW off-line atau ekstrinsik karena evolusi dilakukan dengan bantuan software dan hanya keturunan dengan konfigurasi rangkaian terbaik yang akan disalinkan pada FPGA. Persyaratan utama di sini adalah parameter vigilance harus diatur sama dengan 1. Konfigurasi baru ini kemudian disalinkan ke FPGA untuk membentuk rangkaian baru. konfigurasi ini kemudian disalinkan ke dalam FPGA menjadi bentuk hardware. Gambar 9.

Gambar 10. digunakan algoritma ART1 yang telah dimodifikasi oleh [12] menjadi ART1m atau ART1-modified sebagaimana ditampilkan pada Gambar 10(a). 11 . Salah satu cara yang dapat dilakukan adalah mengadopsi penyelesaian stability-plasticity pada JST dan menerapkannya pada EHW dengan metode-metode tertentu. Mekanisme evolusi tidak penuh ini menampilkan mode operasi EHW on-line atau instrinsik dimana evolusi disimulasikan langsung pada hardware. artinya EHW beradaptasi selaras dengan perubahan lingkungan secara dinamis dan mandiri. adaptasi on-line juga merupakan proses incremental sehingga EHW harus mampu menyimpan informasi rangkaian sebelumnya untuk menurunkan keturunan berikutnya tanpa arus mengulang proses dari awal sebagaimana karakteristik EA yang digunakan untuk mengevolusikan rangkaian. Dengan keterbatasan tersebut.terbaik. Keterbatasan Adaptasi on-line mensyaratkan bahwa EHW mampu merubah arsitektur rangkaiannya ketika beroperasi pada lingkungan nyata. permasalahan stability-plasticity atau ketidak mampuan menyimpan informasi rangkaian sebelumnya harus diatasi terlebih dulu. Keturunan yang tidak baik akan berdampak fatal pada rangkaian yang diproduksinya atau lingkungan fisik dimana ia dievolusikan secara on-line. Perbedaan penting dengan mekanisme evolusi penuh adalah pada fase pengenalan hanya EHW yang melakukan proses evolusi untuk merekonfigurasi rangkaiannya menyesuaikan dengan pola baru yang belum dikenal pada fase pelatihan. Agar EHW mampu melakukan adaptasi secara on-line. Adaptasi on-line tidak dapat dilakukan dengan menggunakan EA yang diaplikasikan pada EHW saat ini. Di samping itu. SOHW akan sangat memberikan keuntungan bila ia mampu melakukan evolusi secara on-line. VI. (b) Mode evolusi penuh SOHW. Hal ini disebut juga dengan stabilityplasticity dilemma. Artinya EHW yang melakukan pengenalan sebagai backup ketika ART1 gagal melakukan tugasnya. Agar mekanisme SOHW ini dapat dicapai. Proses ini ditampilkan pada Gambar 10(b). KESIMPULAN Dari studi literatur yang telah disampaikan di atas dapat disimpulkan bahwa SOHW sangat mungkin untuk diimplementasikan dengan memadukan karakteristik menguntungkan dari teknologi JST dan EHW. C. permasalahan yang pernah dihadapi JST sebelum ditemukannya ART. proses evolusi hardware pada umumnya dilakukan secara off-line karena belum ditemukan suatu mekanisme untuk mencegah munculnya keturunan baru yang tidak lebih baik dari induknya.

. February 1999. Dia memegang beberapa kualifikasi Simulator F-16A untuk System Administrator (SA). ITB. Crawley. Xin and Higuchi. [6] Iba. Sanchez.W.. Volume 37. 382-388.particle. FPGA Implementation of an Adaptable-Size Neural Network. Vol. Bandung. 31 October 1997. Jim. 1. pp. Bernabé. Field Programmable Gate Arrays. and Parizeau.28 WIB. [11] Schurmann. pukul 13. Arwin D.. and Tomassini M.15 WIB. jam 15. 7(9):14231447.tripod. Magetan. Graphics. “Neural Networks Introduction”.inist. [4] Gordon. Algorithms and Applications. E. [5] Haykin. Canada. pukul 16. Gate-level Evolvable Hardware: Empirical Study and Application. Bandung. 181–186. 29. 13 November 1995.. Mange D. (TT&SL).uio. X. Mass. download tanggal 5 Desember 2006. J.Referensi [1] Busque. [8] Lindsey. pp. Springer-Verlag. Johannes Schemmel. Neural Networks in Hardware: Architectures. Promises and Challenges of Evolvable Hardware.tripod. pp. [15] Torresen. Jin Hyung. Proceeding of Sixth International Conference on Artificial Neural Networks. 1994.html. Computer Science Department. Proceedings of the 2002 NASA/DOD Conference on Evolvable Hardware (EH’02). A Massively Parallel Architecture for a SelfOrganizing Neural Pattern Recognition Machine. jam 15. Andrés and Sanchez. Flight Simulator Instructor (FSI) dan Visual Database Modeling Engineer (VDBM). Institut Teknologi Bandung (ITB). Stephen. and Bentley.com atau kunjungi situs pada alamat http://arwin91. Piscataway. United Kingdom pada tahun 1996-1997. Steffen Hohmann. NJ: IEEE. Mayor Lek Arwin pernah menjadi In Plant Team Leader dan Software Engineer Simulator F16A di Thomson Training and Simulation Ltd. Prentice-Hall. 1996.fr/ ?aModele=afficheN&cpsidt=15509745. FPGA Implementations of Neural Networks – a Survey of a Decade of Progress. Teresa and LinaresBarrancon. Kluwer Academic. 1994.com dan http://simulator-tempur. KAIS. New Jersey. Evolutionary Algorithms in Engineering Applications. [9] Pérez-Uribe. Laurene.must. [2] Carpenter.kth. “Neural Networks: A Comprehensive Foundation”. Korea. Tetsuya. A Modified ART1 Algorithms more suitable for VLSI Implementations. 1997. [3] Fausset. Computer Vision.36 WIB. Proceeding 1997 IEEE Conference Evolutionary Computation (ICEC’97).se/~lindsey/ HardwareNNWCourse/home. [10] Pérez-Uribe. and Shutton. On Evolvable Hardware. Yogyakarta. Towards an Artificial Neural Network Framework.. 1996. Felix. Dia juga seorang Perwira TNI AU lulusan Akademi TNI Angkatan Udara (AAU). The firefly machine: Online evolware. Simon. Evolvable Hardware as a New Computer Architecture. Fundamentals of Neural Networks: Architectures.com dan then. Tetsuya. Iwata. pp..com..W. IEEE Transactions on Systems. CA. Neural Networks. Clark S. Marc.. USA. [18] Zhu. San Diego. Indonesia tahun 1991 dengan pangkat terakhir Mayor Elektronika (Lek).” Proceedings of the World Congress on Neural Networks (WCNN’96). USA. and Karlheinz Meier. 1041–1044. 1997.no/jimtoer/ ssgrr2002_2. Sanchez E. Proceedings of the IEEE. download tanggal 4 Desember 2006. Andrés and E. Martin. http://folk. http://cat. pp.win@hotmail. and Grossberg. CS679 Lecture Notes. Goeke M. Norwell.. [12] Serrano-Gotarredona. 12 . Timothy W. Mayor Lek Arwin D.1987. and Image Processing. Computer Vision and Systems Laboratory Universit e Laval.. Dia juga pernah menjadi anggota Himpunan Ahli Intelejensia Artifisial Indonesia (HAIAI) pada tahun 1996. USA.35 WIB.. Hitoshi. Sumari dapat dihubungi melalui alamat email daemon00idaf@yahoo.. Stauffer A. September 1999. Peter. download tanggal 24 Nopember 2006. [13] Sipper M. [14] Trimberger S..pdf. Products and Applications. Saat ini berdinas di AAU sebagai Dosen di Departemen Elektronika (Deplek) setelah sebelumnya menangani Full Mission Simulator F-16A di Lanud Iswahjudi.259276. Evolving Artificial Neural Networks. http://www. Sumari meraih gelar S1 dari Teknik Elektro. and Cybernetics— Part C: Applications and Reviews. 2002. [17] Yao. pp. 226-229. Masaya and Higuchi. Sainte-Foy (Quebec). [7] Kim. Man. A Comparison of Fuzzy ARTMAP and Multilayer Perceptron for Handwritten Digit Recognition. Springer-Verlag.54-115. [16] Yao. Gail A. Indonesia pada tahun 1996 dan sekarang sedang mengejar gelar S-2 bidang Teknik Komputer di Sekolah Teknik Elektro dan Informatika (STEI). Peter J. Jawa Timur antara tahun 1998-2005. “Neural network structure optimization through online hardware evolution. No. 2003. download tanggal 4 Desember 2006. IEEE Computer Society Press. Flight Simulator Maintenance Engineer (FSME). 1992.

Sign up to vote on this title
UsefulNot useful

Master Your Semester with Scribd & The New York Times

Special offer for students: Only $4.99/month.

Master Your Semester with a Special Offer from Scribd & The New York Times

Cancel anytime.