SELF-ORGANIZING HARDWARE UNTUK APLIKASI SELF-EVOLVING ARTIFICIAL NEURAL NETWORK TIPE ADAPTIVE RESONANCE THEORY (ART

)
ARWIN1 232 06 008
1

Mahasiswa S-2 Teknik Komputer, STEI, ITB

Abstrak Implementasi aplikasi berbasis Jaringan Syaraf Tiruan (JST) pada perangkat keras (hardware) tidak sesignifikan implementasinya di perangkat lunak (software) sehingga seolah-oleh telah terjadi stagnasi pada satu level tertentu. Di sisi lain, JST tipe tertentu memiliki kelebihan untuk aplikasi-aplikasi kompleks yang memerlukan pengolahan paralel pada pengenalan pola dan klasifikasi, sehingga dapat dikembangkan untuk menyesuaikan kebutuhan mendatang. Perkembangan teknologi FPGA saat ini memungkinkan untuk melakukan implementasi JST berevolusi (evolve) melalui konfigurasi ulang on-site pada perangkat keras berevolusi secara langsung (run-time evolvable reconfigurable hardware). Di dalam makalah ini akan disampaikan konsep self-organizing hardware (SOHW) berbasis pada reconfigurable hardware (RCHW) dan evolvable hardware (EHW) untuk implementasi aplikasi-aplikasi pengenalan dan klasifikasi berbasiskan Self-Evolving Artificial Neural Network (SE-ANN) tipe Adaptive Resonance Theory (ART) beserta kondisi-kondisi untuk persyaratan implementasinya. Keyword : FPGA, self-organizing hardware, evolvable hardware, reconfigurable hardware, ART.

menguntungkan terutama pada aplikasiaplikasi yang menggunakan neuron kurang dari 100 unit karena lebih mudah direkonfigurasi bila hasil aplikasinya belum memuaskan. Implementasi JST ke perangkat keras akan menjadi penting ketika aplikasiaplikasi tersebut memerlukan lebih dari 1.000 neuron dan 10.000 sinapsis [7]. Di sisi lain, untuk masalahmasalah yang bersifat kompleks dan memerlukan penyelesaian secara paralel seperti pengenalan pola dan klasifikasi, JST memberikan performa yang jauh lebih baik ditinjau dari segi waktu dibandingkan komputer yang dimotori oleh dprosesor sekalipun [6]. Kemampuan pengolahan paralel ini dapat dilakukan karena susunan JST yang massively-parallel sehingga suatu permasalahan yang kompleks didistribusikan kepada neuron-neuron tetangganya (neighboring neurons) dan bekerja bersama-sama secara paralel untuk menyelesaikannya. Di dalam suatu proses penyelesaian permasalahan menggunakan JST, terdapat dua fase yang harus dilalui yakni fase pembelajaran atau pelatihan (learning/training phase) dan fase pengenalan (recognition phase). Pada fase pembelajaran, JST dikenalkan dengan sejumlah pola latihan yang telah disiapkan sedemikian rupa (pre-processing) yang mewakili data yang harus dipelajari oleh JST. Salah satu karakteristik menarik dari JST adalah adaptif, yakni suatu kemampuan untuk mengadaptasi adanya pola baru yang dikenalkan kepadanya. Oleh karena itu, dalam masa pembelajaran JST akan menyimpan “pengetahuan” yang telah dipelajarinya secara adaptif dengan cara mengubah (1) bobot sambungan (synaptic weights) [5] dan atau (2) arsitektur jaringannya (topologi) [2]. Bobot-bobot dan topologi JST ini akan berubah seiring dengan

I. PENDAHULUAN Implementasi aplikasi berbasis Jaringan Syaraf Tiruan (JST) pada perangkat keras (hardware) tidak sesignifikan implementasinya di perangkat lunak (software) sehingga seolah-oleh telah terjadi stagnasi pada level tertentu. Implementasi JST ke perangkat lunak dinilai lebih

ART dirancang untuk mengatasi masalah stabilitas-plastisitas (stability-plasticity) kemampuan untuk menyimpan informasi yang telah dipelajari ketika ada informasi baru yang dihadapi oleh JST lainnya. sebagai contoh lihat [1]. Untuk mengimplementasikan suatu model JST ke bentuk perangkat kerasnya. Pada Bagian II akan disampaikan konsep dasar ART bersama dengan algoritma pembelajarannya.semakin bertambahnya “pengetahuan” yang dimilikinya atau kuantitas pola yang telah ia kenal. JST model ART dan modifikasinya lebih banyak digunakan dibandingkan dengan JST Multilayer Perceptron (MLP) dengan algoritma pembelajaran backpropagation standar karena keunggulannya dalam kecepatan dan keakuratan hasil (output). [10] menyampaikan pandangan bahwa tantangantantangan mendasar dalam implementasi JST ke perangkat keras adalah kompetisi perangkat keras dengan fleksibilitas topologi dan strategi pembelajaran yang diaplikasikan pada JST sehingga recongufirabilty harus diperhatikan sejak awal perancangan perangkat keras. JST MODEL ADAPTIVE RESONANCE THEORY A. ART digolongkan sebagai Self-Evolving Artificial Neural Network (SEANN) dan berbeda dengan tipe Evolving Artificial Neural Network (EANN) sebagaimana disampaikan dalam [16] yang menggunakan pendekatan Evolutionary Algorithm (EA) untuk mengevolusi bobotbobot sambungan. FAST adalah JST yang secara dinamis mengadaptasi ukurannya dengan cara menambah jumlah neuron pada lapisan output-nya bila ditemukan vektor input yang berbeda. Oleh karena itu di dalam naskah ini disampaikan konsep Self-Organizing Hardware (SOHW) untuk aplikasi SE-ANN tipe ART dengan mengadopsi karakteristik yang dimiliki oleh EHW. II. Naskah ditutup oleh Bagian VI yang menyampaikan kesimpulan hasil studi literatur ini. Bila suatu ketika pola yang sama diberikan kepadanya. Pada sisi yang berbeda. Salah satu contoh JST yang menyimpan “pengetahuan” tentang pola yang telah dikenalnya dengan cara mengubah topologinya adalah Adaptive Resonance Theory (ART). Kelebihan ART ini disebabkan oleh karakteristik adaptifnya yang akan merubah topologinya dengan cara membentuk cluster baru ketika menemui pola baru yang belum pernah ia pelajari sebelumnya yang dikenalkan kepadanya dan menyimpannya di dalam memorynya. dan suatu mekanisme untuk mengontrol derajat kemiripan pola-pola untuk ditempatkan pada cluster yang sama yang 2 . Konsep Dasar JST-ART dirancang untuk memudahkan pengontrolan derajat kemiripan pola yang ditempatkan pada cluster yang sama. Bagian III berisi konsep FPGA yang dilanjutkan dengan konsep EHW pada Bagian IV. dengan segera ia akan “melihat” kembali “pengetahuannya” dan dengan segera mencocokkannya dengan cepat. Dalam konteks FPGA. [9] [10] melakukan penelitian untuk mengimplementasikan arsitektur unsupervised JST yang dinamakan dengan Flexible Adaptable-Size Topology (FAST) ke Field Programmable Gate Array (FPGA) untuk aplikasi klasifikasi dan segmentasi citra. adaptasi topologi adalah karakteristik FPGA yang dapat dikonfigurasi secara dinamis untuk mengakomodir JST dengan karakteristik topologi termodifikasi (modifiable topology) [18]. Pada umumnya untuk aplikasi-aplikasi pengenalan pola dan klasifikasi. penelitian juga dilakukan untuk mendapatkan suatu perangkat keras yang dapat merubah arsitektur dan tingkah lakunya secara dinamis dan mandiri dengan berinteraksi dengan lingkungannya dengan mengadopsi konsep evolusi alami [14] yang dinamakan dengan Evolvable Hardware (EHW). Dengan karakteristik ini. Arsitektur dasar JST ART terdiri atas : satu lapisan pengolahan masukan dan juga sebagai lapis perbandingan pola yang disebut dengan lapisan F1 . Karakteristik EHW ini memberikan peluang besar untuk implementasi SE-ANN seperti ART namun mengkombinasikan kedua jenis teknologi ini akan memunculkan isu-isu baru yang menarik. unit-unit cluster atau lapis pengenalan yang disebut dengan lapisan F2 . arsitektur atau aturan pembelajaran JST. Pada Bagian V disampaikan konsep SOHW dan cara implementasi ART pada SOHW.

yang nantinya digunakan dalam membandingkan kemiripan sinyal masukan dengan vektor bobot untuk unit cluster yang telah dipilih sebagai calon yang diperbolehkan untuk mempelajari pola masukan yang dimasukkan. sedangkan unit-unit ke. F1 ( b ) . Unit-unit ke. ia dinon-aktifkan dan satu unit cluster baru dipilih sebagai calon kuat lainnya. Jika unit cluster tersebut tidak diperbolehkan untuk mempelajari pola masukan yang masuk. Aktivasi semua unit lapisan F2 dibuat nol. Pada Gambar 1. artinya unit cluster dengan jumlah masukan terbesar menjadi calon kuat yang diperbolehkan mempelajari pola masukan. Setiap unit di dalam lapisan F1 ( a ) dan F1 ( b ) dihubungkan ke unit reset yang untuk selanjutnya dihubungkan ke setiap unit di lapisan F2 .i lapisan F1 dihubungkan ke unit-unit ke. Bagian antarmuka mengkombinasikan sinyal-sinyal dari bagian masukan dan lapisan F2 . 1) Unit-unit Komputasional. F1 ( b ) pada lapisan F1 . t ji . yaitu ART1 yang dirancang untuk beroperasi pada vektor-vektor masukan biner dan ART2 yang beroperasi pada vektorvektor masukan yang bernilai analog. Lapisan F2 adalah lapisan kompetitif. bij .disebut dengan mekanisme Reset. Arsitektur JST ART1 yang disederhanakan. dan unit reset. t ji . terdapat dua buah jalur masing-masing bersama dengan bobot-bobotnya. pada lapisan F1 .j lapisan F2 oleh bobot-bobot bottom-up. Untuk memudahkan pemahaman. yaitu unit-unit komputasional dan unit-unit pelengkap (suplemental). lapisan F2 . Arsitektur Jaringan Arsitektur JST-ART1 terdiri dari dua bagian.j lapisan F2 dihubungkan ke unit-unit ke. Unit X i di dalam lapisan F1 ( b ) unit di dalam lapisan F2 oleh dua jalur dihubungkan ke unit Y j lapisan F2 oleh bobot-bobot bottom-up. bij . Lapisan F2 adalah lapisan kompetitif dan hanya simpul yang mempunyai nilai net masukan yang terbesar yang mempunyai aktivasi yang tidak sama dengan nol. Untuk mengontrol kemiripan pola-pola agar ditempatkan pada cluster yang sama. 3 . F1 ( a ) . Suatu unit cluster diperbolehkan mempelajari pola masukan tergantung kepada kemiripan vektor top-down-nya dengan vektor masukan. Setiap unit di dalam lapisan F1 ( b ) dihubungkan ke setiap bobot. Sedangkan unit Y j pada lapisan F2 dihubungkan ke unit F1 ( a ) dan bagian antarmuka diberi notasi F1 ( b ) .i lapisan F1 oleh bobot-bobot top-down. yang berkaitan. Unit komputasional terdiri dari lapisan F1 (bagian masukan dan antarmuka). B. Unit-unit antarmuka selanjutnya mengkombinasikan informasi dari unit masukan dan unit cluster. dihubungkan ke setiap unit di dalam lapisan antarmuka. Setiap unit di dalam lapisan masukan. Lapisan F1 terdiri atas dua bagian : bagian masukan dan bagian antarmuka (interface). di antara setiap unit di dalam bagian antarmuka lapisan masukan dengan setiap unit cluster. bagian masukan diberi notasi naskah ini akan digunakan JST ART-1 yang beroperasi pada domain digital 0 dan 1 untuk implementasi pada perangkat digital FPGA. Dalam aplikasinya terdapat dua jenis JST ART. Hal ini diatur oleh unit reset berdasarkan pada sinyal-sinyal yang diterimanya dari bagian masukan F1 ( a ) dan bagian antarmuka X i pada lapisan F1 ( b ) oleh bobot-bobot top-down.

maka y J = −1 • o ∑s i (hambat simpul J ) dan lanjutkan mulai tahap 7 lagi. • o Tahap 11 Uji reset : Jika x s ≤ ρ . x i = si . ∑x i i . G1 dan G2 . Unit-unit pelengkap menyediakan suatu mekanisme sehingga komputasi yang dilakukan oleh algoritma ART1 dapat dilaksanakan dengan menggunakan prinsipprinsip JST. maka yj = ∑b x ij i i • o Tahap 7 Selama reset = true. 4 . i . • o Tahap 5 Kirim sinyal masukan dari F1 ( a ) ke • o Tahap 12 Perbaharui bobot-bobot untuk simpul J : Lxi bij ( baru ) = L−1+ x F1 ( b ) . x > ρ . Tahap 4 Hitung normalisasi vektor masukan s s = • o • o Tahap 9 Hitung ulang F1 ( b ) : aktivasi x untuk • o • o • o o xi = si t Ji . kerjakan tahap 2 sampai 13. Tahap 2 Untuk setiap masukan kerjakan tahap 3 sampai 13. Inisialisasi bobot-bobot L 0 < bij ( 0 ) < L−1+ n dan t ji ( 0 ) = 1 . algoritma pembelajaran JST ART1 adalah sebagai berikut : • o o Tahap 0 Inisialisasi parameter-parameter L > 1 dan 0 < ρ ≤ 1 . AlgoritmaPembelajaran [3] • o Tahap 6 Untuk setiap simpul F2 yang tidak dihambat : Jika y j ≥ −1 . Jika yJ = −1 . vektor masukan. kerjakan tahap 8 sampai 11 Tahap 8 Cari unit pemenang. Unit-unit tersebut disebut juga dengan unit-unit Gain Control. Secara sederhana. maka semua simpul dihambat dan pola ini tidak dapat dikelompokkan. • o Tahap 10 Hitung normalisasi vektor x : x = latihan. Tahap 1 Selama kondisi henti = false. Arsitektur JST-ART1 selengkapnya diperlihatkan pada Gambar 1. sehingga yJ = y j untuk setiap simpul j .2) Unit-unit Pelengkap (Suplemental). lanjutkan ke Jika s tahap 12. C. J . Tahap 3 Tetapkan aktivasi semua unit F2 = 0 Tetapkan aktivasi unit-unit masukan F1 ( a ) = s .

Gambar 3. IV. Kedua tipe perangkat ker t ras tersebut diimp t plementasikan pada perangk kat yang sama yak FPGA. Bidang EHW muncul dari getahuan [4]. Se ebagian besar tradisional FP PGA menggunaka Lookup Ta an able (LUT) k kecil untuk melayani elemen-ele emen komputasion nal terprogram LUT-LUT ini m. RCHW pa ada dasarnya ada d alah perangka keras yan at ng berbasiskan b pada logika-logi ika terkonfigurasi. Per y kni rbedaan tegas di antara keduany adalah EHW menggunak a ya W kan konsep evolus untuk men k si ndapatkan sua atu perangkat kera yang optim untuk sua p as mal atu aplikasi atau o a optimisasi. Ket tiga level ters sebut dikonfigurasi melalui satu urutan (string bit i g) yang dimasu ukkan dari su umber luar. pertemuan tiga ilmu peng 5 . FIEL PROGRAM LD MMABLE GAT TE ARRAY (FPGA) A. FPGA dikatakan seb bagai reconfigurable [13]. F FPGA dengan 4 4-LUT dimana T setiap LUT mempunyai 3 input dan 1 output[14]. in nterkoneksi ant tara sel-selnya dan a input dan ou utput-nya. Bi it-bit akan konfigurasi ini ke emudian ukan kepada setiap sel atau memberitahu gerbang da interkonek an ksinya bagaim mana harus berting gkah laku. EVOLVA ABLE RECON NFIGURABLE E HARDWARE E A. sed dangkan RCH HW menggunakan prosedur sta m andar di dala am perancangan s p suatu perangk keras untu kat uk aplikasi tertentu a u. nsep Dasar Kon Gambar 2. Konfigurasi ini d dapat dilakukan beberapa kali hingga diper b roleh suatu rangk kaian seperti yang diharap pkan. e device yang r Sifat reconfi figurable ini memberikan sa m arana yang sangat tepat u untuk mentasikan JS ST ART y yang mengimplem memiliki ka arakteristik ad daptif atau d dapat merekonstruk arsitektur jaringannya se ksi j ecara mandiri. EHW adalah perangk a kat keras yang d k dapat meruba arsitekturn ah nya secara dinamis dan mandiri seiring deng s s i gan perubahan ling p gkungannya [17]. FPGA ada alah suatu array unit-unit pengolahan g fungsi bit yang and nya dapat d diprogram set telah interkoneksin fabrikasi. Perubahan P arsitektur akan berdampak pada penambahan atau pengurangan n cluster ngan seiring den penambahan atau pengur rangan pola y yang an telah diajarka padanya. • o Tahap 13 p ondisi berhenti. A Evolvab ble Hardware H dan Reconfigurab ble Di dalam defin D nisinya. dihubungkan (wired) satu dengan lain n u nnya melalui suatu interkoneksi terprogram y u i yang cukup mema akan tempat di setiap sel FP i PGA. FPGA d dapat ada yang berbeda y yakni diprogram pa tiga level y fungsi dari sel-sel atau gerbang (g u gate) logikanya. Pada um mumnya pe erangkat-peran ngkat komersial m menggunakan 4 LUT ka arena menghemat tempat [14].t ji ( baru ) = xi . Uji ko III. Oleh sebab itu.

Di sini dimunculkan istilah Self-Organizing Hardware (SOHW) yang merujuk kepada perangkat keras tipe tersebut di atas namun dengan karakteristik tertentu. B. Individu-individu di dalam populasi berkompetisi dan saling bertukar informasi dalam melakukan tugas-tugas tertentu. di dalam EHW terdapat suatu “kecerdasan” alami yang diterapkan sehingga terdapat suatu mekanisme evolusi untuk menghasilkan generasi perangkat keras berikutnya yang lebih baik. Mekanisme pembangkitan generasi baru. Genetic Programming (GP). Istilah Evolvable Reconfigurable Hardware (ERCHW) ditujukan kepada suatu perangkat keras yang mampu merubah dan merekonfigurasi arsitekturnya secara dinamis seiring dengan perubahan lingkungannya. Pembangkitan Generasi Terbaik EA mewakili satu kelas algoritma pencarian stokastik berbasiskan populasi yang dibangun dari ide-ide dan prinsip-prinsip evolusi alami. Kerangka umum EA. Perbedaan utama antara GA dan GP adalah pada representasi kromosom atau individu. Implementasi hardware lebih menguntungkan ditinjau dari aspek waktu pengolahan data. JST lebih banyak diaplikasikan melalui software walaupun tidak sedikit yang telah diaplikasikan ke hardware walaupun terbatas. o Genetic Algorithm (GA). EA meliputi algoritmaalgoritma utama sebagai berikut : o o o (EP). Bidang EHW muncul ke permukaan sebagai dampak dari perpaduan beberapa bidang ilmu pengetahuan sebagaimana dipresentasikan pada Gambar 3. dikembangkan algoritma-algoritma yang dinamakan dengan Evolutionary Algorithm (EA). SOHW akan dibahas lebih lanjut pada Bagian V. Satu fitur penting dari algoritma-algoritma di atas adalah strategi pencarian berbasis populasi. Dengan kata lain. 6 . Dengan demikian dapat dikatakan bahwa RCHW adalah subset dari EHW. Dengan konsep evolusi alami. Perancangan sistem melalui pendekatan yang mengadopsi proses evolusi alami telah berhasil dilakukan dengan ditemukannya teknologi JST dan telah diaplikasikan ke berbagai bidang. Gambar 5. Evolutionary Programming Evolution Strategies (ES). Secara umum proses yang berlangsung di dalam EA dipresentasikan pada Gambar 4 berikut ini.Gambar 4.

n r Setiap indiv vidu di dalam populasi dis m sebut juga dengan genotype da masing-ma n an asing mengandung satu representasi dari s g suatu rangkaian de engan satu him mpunan kompo onen dan interko oneksinya. Pemilihan acak dilakukan p pada pemilihan ind yang akan dikombinasik duk n kan. Sua atu rangkaian dapa direpresenta r at asikan ke dala am beberapa cara y b yang berbeda. Konsep evolusi hardware. Ketika jumlah rangka j aianrangkaian keturunan m menyamai jum mlah asi ulasi rangkaian di dalam popula induk. membangkitk dua keturu kan unan. t GA mengor rganisasikan g gen dalam be entuk array. crossover dan mu utasi Mekanisme diperlihatkan pada Gambar 5. Cross tasi sover adalah pro oses kawin silang u untuk mendapatkan generasi te n erbaik. popu baru telah sia untuk men ap njadi keturunan b populasi indu berikutnya d populasi in uk dan nduk asli dihapus. Gambar 7. mekanisme adaptasi EH S HW berdasarkan pada EA dan algoritma yan b ng paling umum digunakan ad p dalah GA. dan secara otoma algoritma i r n atis ini 7 . rangkaian terbaik dapat di isalinkan langsung M ke generasi berikutnya. Na amun keduanya sa ama-sama men nggunakan pr roses crossover dan mutas si.Gam mbar 6. D Dalam crosso over. Algorit pengevolu tma usian perangkat keras. an suatu konfigu s urasi bilanga an biner yan ng selanjutnya s diaplikasik kan kepa ada reconfigurable device sepert FPGA. sedan ngkan GP m mengaplikasikan nnya dalam bentu sebuah po uk ohon gen. pera mendefinisikan sekelompok vektor-vekt m n k tor latihan yang be erisi pemetaan input dan outp put rangkaian. sedang gkan mutasi adalah proses pemb h balikan susunan bit n kromosom dengan tuju uan yang sa ama. teknik yang paling u d umum digunak kan adalah a repr resentasi le evel gerban ng. Seca r ti ara sederhana algo s oritma untuk mengevolusik kan perangkat keras ditampilkan pada Gambar 6 p s p 6. parameter-pa arameter pasangan rangk kaian yang dipilih dipertukarka untuk den h an ngan operator crossover dan mu utasi. EP hanya an asi na menggunaka proses muta saja karen ia tidak ada bat tasan represent gen. Selanjut tnya. C. Konsep Evo C olusi Hardwar re Sejauh ini. Hal ini mem H mbuat romosom sedi ikit berbeda dari kromosomkr yang hanya dihasilkan dari “perkawin d nan” kedua induk knya. Mutasi dapat juga m mbalikan bebe erapa terjadi dan melibatkan pem gen dalam kromosom. Representasi in berisi penje R ni elasan mengen nai gerbang yan g ng akan digunakan d d dan interkoneksinya Ini kemudia dikodekan ke a. Pada P GA ancang cuku up ini. U Untuk rangkai ian digital.

EHW ekstrin E nsik mensimu ulasikan pros ses evolusi e pada a software dan han nya memasukkan konfigurasi terbaik kepa m ada hardware pad h da setiap g generasi. me ardware D. ik. O h ara Oleh karena it tu. lusi akan menyelesaikan m perancan ngan rangkaiannya a. Satu populasi y yang merepresenta asikan rangka aian dibangki itkan secara acak. Bagia an yang sa angat membutuhka komputasi di dalam GA an adalah evalu setiap rang uasi gkaian atau dis sebut dengan kom mputasi nilai f fitness. elalui serangkaian iterasi. Mekanism Evolusi Ha Masih ada b beda pendapat mengenai E EHW yakni masih adanya ketidak yakinan pr roses pada har rdware yakni y evolusi ran ngkaian atau mengevolusikan perila aku rangka aian. Tingkah laku setiap rangk u kaian dievaluasi dan ran ngkaian ter rbaik dikombinasik untuk men kan ndapatkan generasi baru dan dih harapkan menja rangkaian y adi yang lebih baik da pendahuluny Setelah me ari ya. EHW dapat dipand a dang sebagai pend dekatan evolusi dalam merancang i perilaku har rdware dan bukan merancang hardware seca langsung. EH HW intrinsik langsu melakukan proses evolu ung n usi di dalam hard d dware yakni setiap kromoso om digunakan untu merekonfig d uk gurasi hardwa are atau dengan kata lain. Proses ini s melibatkan pemasukan data ke se etiap rangkaian dan penghitu ungan kesalahan karena deviasi dari ou utput yang t telah dispesifikasik kan. hardware ak a kan dikonfigurasi s d sebanyak jumla populasi pa ah ada setiap generasi. SELF-ORGA ANIZING HARDWARE E Telah disingg T gung pada Bagian I bahw wa menggabungka teknologi JST dan EH m an HW akan memun a nculkan isu-is su baru yan ng menarik yakni mengapa har digabungk m rus kan padahal merek telah mem p ka mpunyai doma ain masing-masing dan sudah banyak JST yan m g ng telah di-hardw t ware-kan. da V. mengevolusikan ikan hardware sangat k kecil Mengevolusi kemungkinan nnya karena akan berdam mpak fatal bagi h hardware itu sendiri.Gambar 8. perancang h p harus menge etahui perilak ku rangkaian yang tepat pada lin r g ngkunga dima ana ia akan diaplika asikan. rangk kaian yang pa aling est) akan bertingkah laku layak (fitte sebagaimana spesifikasi aw yang diber a wal rikan padanya. Dengan kata lain. Mode ini da s apat juga diseb but dengan mengev d volusikan hard dware secara of offline EHW (OF dan on-lin EHW (ONL l FL) ne L). Pr roses ini da apat dilihat p pada Gambar 7. Proses ini dipre P esentasikan pad Gambar 8. Lalu dimana sisi menariknya ? m Dalam suatu p D perancangan ra angkaian setel lah ia selesai diran ncang dan kem mudian ditransf fer 8 . sehin ngga yang dievalu uasi adalah perilaku rangka aian. EHW dapat di E ikategorikan b berdasarkan pa ada lokasi simulas ekstrinsik dan instrinsi si. M Mekanisme evol EHW [7].

EHW memberikan satu solusi untuk mengatasi permasalahan tersebut khususnya untuk produk-produk paska produksi dan salah satu diantaranya adalah produk-produk rangkaian berbasiskan pada JST. dapat dibayangkan betapa besar upaya yang dilakukan untuk mengatasi hal ini terlebih bila produk tersebut dalam bentuk Application Specific Integrated Circuits (ASICs). SOHW dapat ditinjau dari dua perspektif yakni evolusi penuh dan evolusi tidak penuh dengan kelebihan dan kekurangan masing-masing. Bila pada suatu ketika paska produksi ditemukan bahwa terdapat requirement yang belum dipenuhi atau diperlukan pengembangan lebih lanjut. diperlukan pemahaman terhadap karakteristik keduanya dan bagaimana konsep evolusi hardware selaras dengan evolusi JST pada fase pelatihan dan fase pengenalan. ART1 akan melakukan proses pengenalan pola dan mengelompokkannya ke dalam cluster yang berbeda berdasarkan karakteristik pola-pola 9 . Untuk dapat memenuhi kebutuhan ini diperlukan hardware yang mampu mengadaptasi perubahan arsitektur jaringan JST ini. ia akan melakukan fungsi sebagaimana requirement yang diberikan kepadanya. JST melakukan respon dengan melakukan perubahan topologi dengan menambah atau mengurangi cluster kategori pola yang dipelajarinya dengan mekanisme winnertakes-all. JST ART melakukan proses pengenalan pola secara langsung atau on-line dan bila ada pola baru yang belum pernah ia kenal. bagian yang sangat membutuhkan komputasi tinggi di dalam GA adalah evaluasi setiap rangkaian untuk memperoleh nilai fitness. Karakteristik JST ART1 dan EHW 1) ART1. 2) EHW.ke bentuk hardware-nya. ART1 dan EHW melakukan proses evolusi baik pada fase pelatihan maupun pada fase pengenalan. Namun untuk menggabungkan kedua teknologi tersebut agar menjadi SOHW yang saling melengkapi. Dalam aplikasi kritis perbedaan pola yang tipis ini dapat berdampak fatal bagi proses selanjutnya. Pada dasarnya karakteristik utama EHW adalah “kecerdasannya” dalam merespon perubahan lingkungan dengan cara memodifikasi arsitektur dan perilakunya secara mandiri dengan mengadopsi konsep evolusi alami atau evolvable. Pada fase pelatihan. A. Pada fase pengenalan. Dengan kemampuannya dalam berevolusi ini rangkaian berbasis EHW dapat direkonfigurasi berulang kali yang pada akhirnya akan diperoleh rangkaian terbaik yang telah memenuhi requirement sebagaimana dispesifikasikan sebelum proses pembangunan rangkaian dimulai. Cara Kerja SOHW Dengan memanfaatkan karakteristik kedua teknologi tersebut di atas. Sebagaimana disampaikan pada Bagian IV. Oleh karena itu pada fase pengenalan. Ukuran fitness menentukan apa yang harus dikerjakan dan merupakan mekanisme untuk berkomunikasi dengan requirement pada level yang lebih tinggi. nilai parameter vigilance diturunkan di bawah 1 agar JST ART tidak begitu sensitif terhadap perbedaan pola yang tipis. Proses perubahan topologi ini dilakukan secara otomatis tanpa adanya intervensi dari manusia sehingga dapat dikatakan JST ART1 melakukan selforganizing pada dirinya sendiri agar jumlah cluster selaras dengan jumlah pola yang dikenalnya. Oleh karena itu diperlukan modifikasi algoritma JST ART1 agar ia dapat diimplementasikan dengan mudah ke hardware dan menghasilkan pemetaan input-ouput yang lebih sederhana untuk meminimalkan waktu dalam proses evolusi di dalam EHW. Telah disampaikan pada bagian sebelumnya bahwa sifat JST adalah adaptif yakni mampu merespon perubahan lingkungannya dengan dinamis dengan cara memodifikasi bobotbobot sambungannya. arsitekturnya atau aturan pembelajarannya. pola tersebut akan “dipaksakan” masuk ke dalam salah satu kategori yang telah dikenalnya. Pada perspektif evolusi tidak penuh. Oleh karena itu pada fase pengenalan JST ART1 harus tetap mampu menerima pola input baru yang belum pernah dikenalnya dan menciptakan cluster baru untuk pola tersebut. B. 1) Evolusi Tidak Penuh. Oleh karena itu konsep SOHW ini diharapkan memberikan alternatif lain untuk mengimplementasikan JST ke hardware.

Proses yang sama akan berulang bila ditemukan pola baru. proses pembelajaran ulang untuk membentuk cluster baru untuk pola tersebut. Persyaratan utama di sini adalah parameter vigilance harus diatur sama dengan 1. Gambar 9. Mekanisme ini lebih menekankan pada mode operasi EHW off-line atau ekstrinsik karena evolusi dilakukan dengan bantuan software dan hanya keturunan dengan konfigurasi rangkaian terbaik yang akan disalinkan pada FPGA. Setelah fase pelatihan selesai. Pada mekanisme ini.tersebut. Gambar 10. dilakukan ekstraksi pemetaan input-output ART1 dan selanjutnya dikirimkan ke GA untuk melakukan proses sintesa rangkaian. Proses ini dipresentasikan pada Gambar 9. Peta inputoutput yang baru kemudian dikirimkan ke GA untuk disintesa mendapatkan konfigurasi bit baru. konfigurasi ini kemudian disalinkan ke dalam FPGA menjadi bentuk hardware. Konfigurasi baru ini kemudian disalinkan ke FPGA untuk membentuk rangkaian baru. 2) Evolusi Penuh. Setelah rangkaian terbaik diperoleh. (a) Algoritma ART1m. Mode evolusi tidak penuh SOHW. bila ART1 memperoleh pola input yang belum pernah dikenalnya maka ART1 harus melakukan 10 . ART1 dan EHW melakukan proses evolusi baik pada fase pelatihan maupun pada fase pengenalan untuk menghasilkan rangkaian Pada fase pengenalan.

Di samping itu. permasalahan yang pernah dihadapi JST sebelum ditemukannya ART. Dengan keterbatasan tersebut.terbaik. Gambar 10. Keterbatasan Adaptasi on-line mensyaratkan bahwa EHW mampu merubah arsitektur rangkaiannya ketika beroperasi pada lingkungan nyata. C. Perbedaan penting dengan mekanisme evolusi penuh adalah pada fase pengenalan hanya EHW yang melakukan proses evolusi untuk merekonfigurasi rangkaiannya menyesuaikan dengan pola baru yang belum dikenal pada fase pelatihan. KESIMPULAN Dari studi literatur yang telah disampaikan di atas dapat disimpulkan bahwa SOHW sangat mungkin untuk diimplementasikan dengan memadukan karakteristik menguntungkan dari teknologi JST dan EHW. artinya EHW beradaptasi selaras dengan perubahan lingkungan secara dinamis dan mandiri. Adaptasi on-line tidak dapat dilakukan dengan menggunakan EA yang diaplikasikan pada EHW saat ini. VI. permasalahan stability-plasticity atau ketidak mampuan menyimpan informasi rangkaian sebelumnya harus diatasi terlebih dulu. proses evolusi hardware pada umumnya dilakukan secara off-line karena belum ditemukan suatu mekanisme untuk mencegah munculnya keturunan baru yang tidak lebih baik dari induknya. 11 . digunakan algoritma ART1 yang telah dimodifikasi oleh [12] menjadi ART1m atau ART1-modified sebagaimana ditampilkan pada Gambar 10(a). Proses ini ditampilkan pada Gambar 10(b). Artinya EHW yang melakukan pengenalan sebagai backup ketika ART1 gagal melakukan tugasnya. Salah satu cara yang dapat dilakukan adalah mengadopsi penyelesaian stability-plasticity pada JST dan menerapkannya pada EHW dengan metode-metode tertentu. Agar EHW mampu melakukan adaptasi secara on-line. Mekanisme evolusi tidak penuh ini menampilkan mode operasi EHW on-line atau instrinsik dimana evolusi disimulasikan langsung pada hardware. Agar mekanisme SOHW ini dapat dicapai. SOHW akan sangat memberikan keuntungan bila ia mampu melakukan evolusi secara on-line. Hal ini disebut juga dengan stabilityplasticity dilemma. adaptasi on-line juga merupakan proses incremental sehingga EHW harus mampu menyimpan informasi rangkaian sebelumnya untuk menurunkan keturunan berikutnya tanpa arus mengulang proses dari awal sebagaimana karakteristik EA yang digunakan untuk mengevolusikan rangkaian. Keturunan yang tidak baik akan berdampak fatal pada rangkaian yang diproduksinya atau lingkungan fisik dimana ia dievolusikan secara on-line. (b) Mode evolusi penuh SOHW.

Referensi [1] Busque. 226-229. Norwell. 1. and Tomassini M. Sanchez E. Volume 37. [16] Yao. Vol. Mayor Lek Arwin D. Proceedings of the IEEE.html.W. Jawa Timur antara tahun 1998-2005. Products and Applications. On Evolvable Hardware. Xin and Higuchi.. Goeke M. IEEE Computer Society Press. KAIS. 31 October 1997. Graphics. Peter. Evolvable Hardware as a New Computer Architecture.win@hotmail. CS679 Lecture Notes. Proceeding of Sixth International Conference on Artificial Neural Networks. Magetan. http://folk. J. [7] Kim. Institut Teknologi Bandung (ITB). [9] Pérez-Uribe. Bernabé..particle. Evolving Artificial Neural Networks. USA. Bandung. 2002. Promises and Challenges of Evolvable Hardware. pp. pp..tripod.. [5] Haykin. Yogyakarta. Crawley. 1997. “Neural network structure optimization through online hardware evolution. Timothy W. Towards an Artificial Neural Network Framework.36 WIB. 1041–1044. 181–186. Andrés and Sanchez. Peter J. Indonesia pada tahun 1996 dan sekarang sedang mengejar gelar S-2 bidang Teknik Komputer di Sekolah Teknik Elektro dan Informatika (STEI). 1994. Iwata. [2] Carpenter. USA. A Modified ART1 Algorithms more suitable for VLSI Implementations.28 WIB. Korea.. pp. Canada. and Shutton. ITB. and Parizeau.inist... Jin Hyung. Evolutionary Algorithms in Engineering Applications.no/jimtoer/ ssgrr2002_2. NJ: IEEE.pdf.. Gate-level Evolvable Hardware: Empirical Study and Application. 1996.fr/ ?aModele=afficheN&cpsidt=15509745. Arwin D. 7(9):14231447. [6] Iba. Dia memegang beberapa kualifikasi Simulator F-16A untuk System Administrator (SA).uio. pukul 13.W. Mayor Lek Arwin pernah menjadi In Plant Team Leader dan Software Engineer Simulator F16A di Thomson Training and Simulation Ltd. Indonesia tahun 1991 dengan pangkat terakhir Mayor Elektronika (Lek). September 1999.kth. Laurene. pukul 16. Prentice-Hall. Kluwer Academic. Neural Networks.” Proceedings of the World Congress on Neural Networks (WCNN’96).. jam 15.must. Fundamentals of Neural Networks: Architectures. download tanggal 4 Desember 2006. download tanggal 5 Desember 2006. [13] Sipper M. Dia juga seorang Perwira TNI AU lulusan Akademi TNI Angkatan Udara (AAU). [8] Lindsey. 12 . “Neural Networks: A Comprehensive Foundation”. Sumari dapat dihubungi melalui alamat email daemon00idaf@yahoo. Proceeding 1997 IEEE Conference Evolutionary Computation (ICEC’97). San Diego.com. Stephen.. Algorithms and Applications. [15] Torresen. Felix. 1992. Steffen Hohmann. USA. X. and Grossberg. Gail A. Dia juga pernah menjadi anggota Himpunan Ahli Intelejensia Artifisial Indonesia (HAIAI) pada tahun 1996. Flight Simulator Instructor (FSI) dan Visual Database Modeling Engineer (VDBM). FPGA Implementations of Neural Networks – a Survey of a Decade of Progress. Field Programmable Gate Arrays. [11] Schurmann. IEEE Transactions on Systems.tripod. and Image Processing. February 1999. Neural Networks in Hardware: Architectures. 382-388. Mange D. Marc. Clark S.com dan http://simulator-tempur. Masaya and Higuchi. [18] Zhu. Springer-Verlag. Teresa and LinaresBarrancon. pp. download tanggal 24 Nopember 2006. Jim. 29. Bandung. Johannes Schemmel.com dan then. Hitoshi. Saat ini berdinas di AAU sebagai Dosen di Departemen Elektronika (Deplek) setelah sebelumnya menangani Full Mission Simulator F-16A di Lanud Iswahjudi.se/~lindsey/ HardwareNNWCourse/home. 2003. download tanggal 4 Desember 2006. A Massively Parallel Architecture for a SelfOrganizing Neural Pattern Recognition Machine. Martin. http://cat. New Jersey. 13 November 1995. 1996. Tetsuya. [17] Yao. [4] Gordon. “Neural Networks Introduction”. Andrés and E. E.. Flight Simulator Maintenance Engineer (FSME). Tetsuya.259276. pp. http://www. Stauffer A.. 1994.35 WIB.. Mass. jam 15. Simon.1987. Sanchez. Computer Vision and Systems Laboratory Universit e Laval. and Cybernetics— Part C: Applications and Reviews. Man. pp. and Karlheinz Meier. and Bentley. Piscataway. Proceedings of the 2002 NASA/DOD Conference on Evolvable Hardware (EH’02). Computer Science Department. CA. (TT&SL). No. FPGA Implementation of an Adaptable-Size Neural Network. A Comparison of Fuzzy ARTMAP and Multilayer Perceptron for Handwritten Digit Recognition. Computer Vision. [14] Trimberger S. Springer-Verlag. [10] Pérez-Uribe. Sumari meraih gelar S1 dari Teknik Elektro. [3] Fausset. Sainte-Foy (Quebec).15 WIB. 1997. The firefly machine: Online evolware.com atau kunjungi situs pada alamat http://arwin91.54-115. United Kingdom pada tahun 1996-1997. [12] Serrano-Gotarredona.

Master your semester with Scribd & The New York Times

Special offer for students: Only $4.99/month.

Master your semester with Scribd & The New York Times

Cancel anytime.