SELF-ORGANIZING HARDWARE UNTUK APLIKASI SELF-EVOLVING ARTIFICIAL NEURAL NETWORK TIPE ADAPTIVE RESONANCE THEORY (ART

)
ARWIN1 232 06 008
1

Mahasiswa S-2 Teknik Komputer, STEI, ITB

Abstrak Implementasi aplikasi berbasis Jaringan Syaraf Tiruan (JST) pada perangkat keras (hardware) tidak sesignifikan implementasinya di perangkat lunak (software) sehingga seolah-oleh telah terjadi stagnasi pada satu level tertentu. Di sisi lain, JST tipe tertentu memiliki kelebihan untuk aplikasi-aplikasi kompleks yang memerlukan pengolahan paralel pada pengenalan pola dan klasifikasi, sehingga dapat dikembangkan untuk menyesuaikan kebutuhan mendatang. Perkembangan teknologi FPGA saat ini memungkinkan untuk melakukan implementasi JST berevolusi (evolve) melalui konfigurasi ulang on-site pada perangkat keras berevolusi secara langsung (run-time evolvable reconfigurable hardware). Di dalam makalah ini akan disampaikan konsep self-organizing hardware (SOHW) berbasis pada reconfigurable hardware (RCHW) dan evolvable hardware (EHW) untuk implementasi aplikasi-aplikasi pengenalan dan klasifikasi berbasiskan Self-Evolving Artificial Neural Network (SE-ANN) tipe Adaptive Resonance Theory (ART) beserta kondisi-kondisi untuk persyaratan implementasinya. Keyword : FPGA, self-organizing hardware, evolvable hardware, reconfigurable hardware, ART.

menguntungkan terutama pada aplikasiaplikasi yang menggunakan neuron kurang dari 100 unit karena lebih mudah direkonfigurasi bila hasil aplikasinya belum memuaskan. Implementasi JST ke perangkat keras akan menjadi penting ketika aplikasiaplikasi tersebut memerlukan lebih dari 1.000 neuron dan 10.000 sinapsis [7]. Di sisi lain, untuk masalahmasalah yang bersifat kompleks dan memerlukan penyelesaian secara paralel seperti pengenalan pola dan klasifikasi, JST memberikan performa yang jauh lebih baik ditinjau dari segi waktu dibandingkan komputer yang dimotori oleh dprosesor sekalipun [6]. Kemampuan pengolahan paralel ini dapat dilakukan karena susunan JST yang massively-parallel sehingga suatu permasalahan yang kompleks didistribusikan kepada neuron-neuron tetangganya (neighboring neurons) dan bekerja bersama-sama secara paralel untuk menyelesaikannya. Di dalam suatu proses penyelesaian permasalahan menggunakan JST, terdapat dua fase yang harus dilalui yakni fase pembelajaran atau pelatihan (learning/training phase) dan fase pengenalan (recognition phase). Pada fase pembelajaran, JST dikenalkan dengan sejumlah pola latihan yang telah disiapkan sedemikian rupa (pre-processing) yang mewakili data yang harus dipelajari oleh JST. Salah satu karakteristik menarik dari JST adalah adaptif, yakni suatu kemampuan untuk mengadaptasi adanya pola baru yang dikenalkan kepadanya. Oleh karena itu, dalam masa pembelajaran JST akan menyimpan “pengetahuan” yang telah dipelajarinya secara adaptif dengan cara mengubah (1) bobot sambungan (synaptic weights) [5] dan atau (2) arsitektur jaringannya (topologi) [2]. Bobot-bobot dan topologi JST ini akan berubah seiring dengan

I. PENDAHULUAN Implementasi aplikasi berbasis Jaringan Syaraf Tiruan (JST) pada perangkat keras (hardware) tidak sesignifikan implementasinya di perangkat lunak (software) sehingga seolah-oleh telah terjadi stagnasi pada level tertentu. Implementasi JST ke perangkat lunak dinilai lebih

ART dirancang untuk mengatasi masalah stabilitas-plastisitas (stability-plasticity) kemampuan untuk menyimpan informasi yang telah dipelajari ketika ada informasi baru yang dihadapi oleh JST lainnya. ART digolongkan sebagai Self-Evolving Artificial Neural Network (SEANN) dan berbeda dengan tipe Evolving Artificial Neural Network (EANN) sebagaimana disampaikan dalam [16] yang menggunakan pendekatan Evolutionary Algorithm (EA) untuk mengevolusi bobotbobot sambungan. JST model ART dan modifikasinya lebih banyak digunakan dibandingkan dengan JST Multilayer Perceptron (MLP) dengan algoritma pembelajaran backpropagation standar karena keunggulannya dalam kecepatan dan keakuratan hasil (output). Kelebihan ART ini disebabkan oleh karakteristik adaptifnya yang akan merubah topologinya dengan cara membentuk cluster baru ketika menemui pola baru yang belum pernah ia pelajari sebelumnya yang dikenalkan kepadanya dan menyimpannya di dalam memorynya.semakin bertambahnya “pengetahuan” yang dimilikinya atau kuantitas pola yang telah ia kenal. JST MODEL ADAPTIVE RESONANCE THEORY A. arsitektur atau aturan pembelajaran JST. Dalam konteks FPGA. Bila suatu ketika pola yang sama diberikan kepadanya. II. Untuk mengimplementasikan suatu model JST ke bentuk perangkat kerasnya. Salah satu contoh JST yang menyimpan “pengetahuan” tentang pola yang telah dikenalnya dengan cara mengubah topologinya adalah Adaptive Resonance Theory (ART). Konsep Dasar JST-ART dirancang untuk memudahkan pengontrolan derajat kemiripan pola yang ditempatkan pada cluster yang sama. Oleh karena itu di dalam naskah ini disampaikan konsep Self-Organizing Hardware (SOHW) untuk aplikasi SE-ANN tipe ART dengan mengadopsi karakteristik yang dimiliki oleh EHW. Pada umumnya untuk aplikasi-aplikasi pengenalan pola dan klasifikasi. Pada Bagian V disampaikan konsep SOHW dan cara implementasi ART pada SOHW. Pada Bagian II akan disampaikan konsep dasar ART bersama dengan algoritma pembelajarannya. unit-unit cluster atau lapis pengenalan yang disebut dengan lapisan F2 . [9] [10] melakukan penelitian untuk mengimplementasikan arsitektur unsupervised JST yang dinamakan dengan Flexible Adaptable-Size Topology (FAST) ke Field Programmable Gate Array (FPGA) untuk aplikasi klasifikasi dan segmentasi citra. dengan segera ia akan “melihat” kembali “pengetahuannya” dan dengan segera mencocokkannya dengan cepat. Arsitektur dasar JST ART terdiri atas : satu lapisan pengolahan masukan dan juga sebagai lapis perbandingan pola yang disebut dengan lapisan F1 . [10] menyampaikan pandangan bahwa tantangantantangan mendasar dalam implementasi JST ke perangkat keras adalah kompetisi perangkat keras dengan fleksibilitas topologi dan strategi pembelajaran yang diaplikasikan pada JST sehingga recongufirabilty harus diperhatikan sejak awal perancangan perangkat keras. Karakteristik EHW ini memberikan peluang besar untuk implementasi SE-ANN seperti ART namun mengkombinasikan kedua jenis teknologi ini akan memunculkan isu-isu baru yang menarik. Bagian III berisi konsep FPGA yang dilanjutkan dengan konsep EHW pada Bagian IV. Naskah ditutup oleh Bagian VI yang menyampaikan kesimpulan hasil studi literatur ini. Dengan karakteristik ini. adaptasi topologi adalah karakteristik FPGA yang dapat dikonfigurasi secara dinamis untuk mengakomodir JST dengan karakteristik topologi termodifikasi (modifiable topology) [18]. sebagai contoh lihat [1]. dan suatu mekanisme untuk mengontrol derajat kemiripan pola-pola untuk ditempatkan pada cluster yang sama yang 2 . penelitian juga dilakukan untuk mendapatkan suatu perangkat keras yang dapat merubah arsitektur dan tingkah lakunya secara dinamis dan mandiri dengan berinteraksi dengan lingkungannya dengan mengadopsi konsep evolusi alami [14] yang dinamakan dengan Evolvable Hardware (EHW). FAST adalah JST yang secara dinamis mengadaptasi ukurannya dengan cara menambah jumlah neuron pada lapisan output-nya bila ditemukan vektor input yang berbeda. Pada sisi yang berbeda.

yang berkaitan. Unit komputasional terdiri dari lapisan F1 (bagian masukan dan antarmuka). dan unit reset.disebut dengan mekanisme Reset. Pada Gambar 1.j lapisan F2 oleh bobot-bobot bottom-up. F1 ( a ) . Untuk mengontrol kemiripan pola-pola agar ditempatkan pada cluster yang sama. lapisan F2 . terdapat dua buah jalur masing-masing bersama dengan bobot-bobotnya. Arsitektur Jaringan Arsitektur JST-ART1 terdiri dari dua bagian. artinya unit cluster dengan jumlah masukan terbesar menjadi calon kuat yang diperbolehkan mempelajari pola masukan. Sedangkan unit Y j pada lapisan F2 dihubungkan ke unit F1 ( a ) dan bagian antarmuka diberi notasi F1 ( b ) . pada lapisan F1 . Untuk memudahkan pemahaman. Setiap unit di dalam lapisan F1 ( b ) dihubungkan ke setiap bobot. F1 ( b ) pada lapisan F1 . B. Dalam aplikasinya terdapat dua jenis JST ART. Arsitektur JST ART1 yang disederhanakan. Unit-unit ke. Hal ini diatur oleh unit reset berdasarkan pada sinyal-sinyal yang diterimanya dari bagian masukan F1 ( a ) dan bagian antarmuka X i pada lapisan F1 ( b ) oleh bobot-bobot top-down. di antara setiap unit di dalam bagian antarmuka lapisan masukan dengan setiap unit cluster. sedangkan unit-unit ke. F1 ( b ) . t ji . yaitu ART1 yang dirancang untuk beroperasi pada vektor-vektor masukan biner dan ART2 yang beroperasi pada vektorvektor masukan yang bernilai analog. bagian masukan diberi notasi naskah ini akan digunakan JST ART-1 yang beroperasi pada domain digital 0 dan 1 untuk implementasi pada perangkat digital FPGA. Jika unit cluster tersebut tidak diperbolehkan untuk mempelajari pola masukan yang masuk. Suatu unit cluster diperbolehkan mempelajari pola masukan tergantung kepada kemiripan vektor top-down-nya dengan vektor masukan. Setiap unit di dalam lapisan masukan. yaitu unit-unit komputasional dan unit-unit pelengkap (suplemental). Bagian antarmuka mengkombinasikan sinyal-sinyal dari bagian masukan dan lapisan F2 . dihubungkan ke setiap unit di dalam lapisan antarmuka. t ji . yang nantinya digunakan dalam membandingkan kemiripan sinyal masukan dengan vektor bobot untuk unit cluster yang telah dipilih sebagai calon yang diperbolehkan untuk mempelajari pola masukan yang dimasukkan.i lapisan F1 dihubungkan ke unit-unit ke.i lapisan F1 oleh bobot-bobot top-down. Unit-unit antarmuka selanjutnya mengkombinasikan informasi dari unit masukan dan unit cluster. ia dinon-aktifkan dan satu unit cluster baru dipilih sebagai calon kuat lainnya.j lapisan F2 dihubungkan ke unit-unit ke. Lapisan F2 adalah lapisan kompetitif. 3 . bij . 1) Unit-unit Komputasional. Unit X i di dalam lapisan F1 ( b ) unit di dalam lapisan F2 oleh dua jalur dihubungkan ke unit Y j lapisan F2 oleh bobot-bobot bottom-up. Lapisan F2 adalah lapisan kompetitif dan hanya simpul yang mempunyai nilai net masukan yang terbesar yang mempunyai aktivasi yang tidak sama dengan nol. Setiap unit di dalam lapisan F1 ( a ) dan F1 ( b ) dihubungkan ke unit reset yang untuk selanjutnya dihubungkan ke setiap unit di lapisan F2 . Lapisan F1 terdiri atas dua bagian : bagian masukan dan bagian antarmuka (interface). bij . Aktivasi semua unit lapisan F2 dibuat nol.

Jika yJ = −1 . Tahap 2 Untuk setiap masukan kerjakan tahap 3 sampai 13. lanjutkan ke Jika s tahap 12. Tahap 1 Selama kondisi henti = false. AlgoritmaPembelajaran [3] • o Tahap 6 Untuk setiap simpul F2 yang tidak dihambat : Jika y j ≥ −1 . Inisialisasi bobot-bobot L 0 < bij ( 0 ) < L−1+ n dan t ji ( 0 ) = 1 . • o Tahap 11 Uji reset : Jika x s ≤ ρ . x > ρ . Unit-unit pelengkap menyediakan suatu mekanisme sehingga komputasi yang dilakukan oleh algoritma ART1 dapat dilaksanakan dengan menggunakan prinsipprinsip JST. G1 dan G2 . J . i . • o Tahap 10 Hitung normalisasi vektor x : x = latihan. Tahap 4 Hitung normalisasi vektor masukan s s = • o • o Tahap 9 Hitung ulang F1 ( b ) : aktivasi x untuk • o • o • o o xi = si t Ji . Tahap 3 Tetapkan aktivasi semua unit F2 = 0 Tetapkan aktivasi unit-unit masukan F1 ( a ) = s . Arsitektur JST-ART1 selengkapnya diperlihatkan pada Gambar 1. C. maka y J = −1 • o ∑s i (hambat simpul J ) dan lanjutkan mulai tahap 7 lagi. • o Tahap 5 Kirim sinyal masukan dari F1 ( a ) ke • o Tahap 12 Perbaharui bobot-bobot untuk simpul J : Lxi bij ( baru ) = L−1+ x F1 ( b ) . vektor masukan.2) Unit-unit Pelengkap (Suplemental). x i = si . Unit-unit tersebut disebut juga dengan unit-unit Gain Control. algoritma pembelajaran JST ART1 adalah sebagai berikut : • o o Tahap 0 Inisialisasi parameter-parameter L > 1 dan 0 < ρ ≤ 1 . kerjakan tahap 2 sampai 13. sehingga yJ = y j untuk setiap simpul j . maka yj = ∑b x ij i i • o Tahap 7 Selama reset = true. maka semua simpul dihambat dan pola ini tidak dapat dikelompokkan. Secara sederhana. 4 . ∑x i i . kerjakan tahap 8 sampai 11 Tahap 8 Cari unit pemenang.

FPGA dikatakan seb bagai reconfigurable [13]. Kedua tipe perangkat ker t ras tersebut diimp t plementasikan pada perangk kat yang sama yak FPGA. Bi it-bit akan konfigurasi ini ke emudian ukan kepada setiap sel atau memberitahu gerbang da interkonek an ksinya bagaim mana harus berting gkah laku. IV. EHW adalah perangk a kat keras yang d k dapat meruba arsitekturn ah nya secara dinamis dan mandiri seiring deng s s i gan perubahan ling p gkungannya [17]. Gambar 3. A Evolvab ble Hardware H dan Reconfigurab ble Di dalam defin D nisinya. sed dangkan RCH HW menggunakan prosedur sta m andar di dala am perancangan s p suatu perangk keras untu kat uk aplikasi tertentu a u. FPGA ada alah suatu array unit-unit pengolahan g fungsi bit yang and nya dapat d diprogram set telah interkoneksin fabrikasi. Uji ko III. Per y kni rbedaan tegas di antara keduany adalah EHW menggunak a ya W kan konsep evolus untuk men k si ndapatkan sua atu perangkat kera yang optim untuk sua p as mal atu aplikasi atau o a optimisasi. RCHW pa ada dasarnya ada d alah perangka keras yan at ng berbasiskan b pada logika-logi ika terkonfigurasi.t ji ( baru ) = xi . EVOLVA ABLE RECON NFIGURABLE E HARDWARE E A. in nterkoneksi ant tara sel-selnya dan a input dan ou utput-nya. e device yang r Sifat reconfi figurable ini memberikan sa m arana yang sangat tepat u untuk mentasikan JS ST ART y yang mengimplem memiliki ka arakteristik ad daptif atau d dapat merekonstruk arsitektur jaringannya se ksi j ecara mandiri. FIEL PROGRAM LD MMABLE GAT TE ARRAY (FPGA) A. Konfigurasi ini d dapat dilakukan beberapa kali hingga diper b roleh suatu rangk kaian seperti yang diharap pkan. dihubungkan (wired) satu dengan lain n u nnya melalui suatu interkoneksi terprogram y u i yang cukup mema akan tempat di setiap sel FP i PGA. • o Tahap 13 p ondisi berhenti. FPGA d dapat ada yang berbeda y yakni diprogram pa tiga level y fungsi dari sel-sel atau gerbang (g u gate) logikanya. F FPGA dengan 4 4-LUT dimana T setiap LUT mempunyai 3 input dan 1 output[14]. Perubahan P arsitektur akan berdampak pada penambahan atau pengurangan n cluster ngan seiring den penambahan atau pengur rangan pola y yang an telah diajarka padanya. Pada um mumnya pe erangkat-peran ngkat komersial m menggunakan 4 LUT ka arena menghemat tempat [14]. Oleh sebab itu. Bidang EHW muncul dari getahuan [4]. pertemuan tiga ilmu peng 5 . Ket tiga level ters sebut dikonfigurasi melalui satu urutan (string bit i g) yang dimasu ukkan dari su umber luar. Se ebagian besar tradisional FP PGA menggunaka Lookup Ta an able (LUT) k kecil untuk melayani elemen-ele emen komputasion nal terprogram LUT-LUT ini m. nsep Dasar Kon Gambar 2.

Evolutionary Programming Evolution Strategies (ES). Bidang EHW muncul ke permukaan sebagai dampak dari perpaduan beberapa bidang ilmu pengetahuan sebagaimana dipresentasikan pada Gambar 3. Di sini dimunculkan istilah Self-Organizing Hardware (SOHW) yang merujuk kepada perangkat keras tipe tersebut di atas namun dengan karakteristik tertentu. Dengan konsep evolusi alami. EA meliputi algoritmaalgoritma utama sebagai berikut : o o o (EP). Satu fitur penting dari algoritma-algoritma di atas adalah strategi pencarian berbasis populasi. Istilah Evolvable Reconfigurable Hardware (ERCHW) ditujukan kepada suatu perangkat keras yang mampu merubah dan merekonfigurasi arsitekturnya secara dinamis seiring dengan perubahan lingkungannya. Implementasi hardware lebih menguntungkan ditinjau dari aspek waktu pengolahan data. Mekanisme pembangkitan generasi baru. Perbedaan utama antara GA dan GP adalah pada representasi kromosom atau individu. dikembangkan algoritma-algoritma yang dinamakan dengan Evolutionary Algorithm (EA).Gambar 4. Dengan demikian dapat dikatakan bahwa RCHW adalah subset dari EHW. Kerangka umum EA. B. o Genetic Algorithm (GA). di dalam EHW terdapat suatu “kecerdasan” alami yang diterapkan sehingga terdapat suatu mekanisme evolusi untuk menghasilkan generasi perangkat keras berikutnya yang lebih baik. 6 . Pembangkitan Generasi Terbaik EA mewakili satu kelas algoritma pencarian stokastik berbasiskan populasi yang dibangun dari ide-ide dan prinsip-prinsip evolusi alami. Individu-individu di dalam populasi berkompetisi dan saling bertukar informasi dalam melakukan tugas-tugas tertentu. Gambar 5. Perancangan sistem melalui pendekatan yang mengadopsi proses evolusi alami telah berhasil dilakukan dengan ditemukannya teknologi JST dan telah diaplikasikan ke berbagai bidang. SOHW akan dibahas lebih lanjut pada Bagian V. Secara umum proses yang berlangsung di dalam EA dipresentasikan pada Gambar 4 berikut ini. Genetic Programming (GP). Dengan kata lain. JST lebih banyak diaplikasikan melalui software walaupun tidak sedikit yang telah diaplikasikan ke hardware walaupun terbatas.

sedan ngkan GP m mengaplikasikan nnya dalam bentu sebuah po uk ohon gen. Mutasi dapat juga m mbalikan bebe erapa terjadi dan melibatkan pem gen dalam kromosom. Pemilihan acak dilakukan p pada pemilihan ind yang akan dikombinasik duk n kan. C. Seca r ti ara sederhana algo s oritma untuk mengevolusik kan perangkat keras ditampilkan pada Gambar 6 p s p 6. Na amun keduanya sa ama-sama men nggunakan pr roses crossover dan mutas si. sedang gkan mutasi adalah proses pemb h balikan susunan bit n kromosom dengan tuju uan yang sa ama. EP hanya an asi na menggunaka proses muta saja karen ia tidak ada bat tasan represent gen. teknik yang paling u d umum digunak kan adalah a repr resentasi le evel gerban ng. dan secara otoma algoritma i r n atis ini 7 . Selanjut tnya. Cross tasi sover adalah pro oses kawin silang u untuk mendapatkan generasi te n erbaik. Hal ini mem H mbuat romosom sedi ikit berbeda dari kromosomkr yang hanya dihasilkan dari “perkawin d nan” kedua induk knya. an suatu konfigu s urasi bilanga an biner yan ng selanjutnya s diaplikasik kan kepa ada reconfigurable device sepert FPGA. Konsep evolusi hardware. rangkaian terbaik dapat di isalinkan langsung M ke generasi berikutnya. n r Setiap indiv vidu di dalam populasi dis m sebut juga dengan genotype da masing-ma n an asing mengandung satu representasi dari s g suatu rangkaian de engan satu him mpunan kompo onen dan interko oneksinya. Ketika jumlah rangka j aianrangkaian keturunan m menyamai jum mlah asi ulasi rangkaian di dalam popula induk. Algorit pengevolu tma usian perangkat keras. pera mendefinisikan sekelompok vektor-vekt m n k tor latihan yang be erisi pemetaan input dan outp put rangkaian. Representasi in berisi penje R ni elasan mengen nai gerbang yan g ng akan digunakan d d dan interkoneksinya Ini kemudia dikodekan ke a. crossover dan mu utasi Mekanisme diperlihatkan pada Gambar 5.Gam mbar 6. popu baru telah sia untuk men ap njadi keturunan b populasi indu berikutnya d populasi in uk dan nduk asli dihapus. U Untuk rangkai ian digital. Konsep Evo C olusi Hardwar re Sejauh ini. Gambar 7. t GA mengor rganisasikan g gen dalam be entuk array. Sua atu rangkaian dapa direpresenta r at asikan ke dala am beberapa cara y b yang berbeda. D Dalam crosso over. mekanisme adaptasi EH S HW berdasarkan pada EA dan algoritma yan b ng paling umum digunakan ad p dalah GA. membangkitk dua keturu kan unan. Pada P GA ancang cuku up ini. parameter-pa arameter pasangan rangk kaian yang dipilih dipertukarka untuk den h an ngan operator crossover dan mu utasi.

EH HW intrinsik langsu melakukan proses evolu ung n usi di dalam hard d dware yakni setiap kromoso om digunakan untu merekonfig d uk gurasi hardwa are atau dengan kata lain. da V.Gambar 8. me ardware D. Pr roses ini da apat dilihat p pada Gambar 7. hardware ak a kan dikonfigurasi s d sebanyak jumla populasi pa ah ada setiap generasi. Satu populasi y yang merepresenta asikan rangka aian dibangki itkan secara acak. mengevolusikan ikan hardware sangat k kecil Mengevolusi kemungkinan nnya karena akan berdam mpak fatal bagi h hardware itu sendiri. Proses ini dipre P esentasikan pad Gambar 8. O h ara Oleh karena it tu. perancang h p harus menge etahui perilak ku rangkaian yang tepat pada lin r g ngkunga dima ana ia akan diaplika asikan. SELF-ORGA ANIZING HARDWARE E Telah disingg T gung pada Bagian I bahw wa menggabungka teknologi JST dan EH m an HW akan memun a nculkan isu-is su baru yan ng menarik yakni mengapa har digabungk m rus kan padahal merek telah mem p ka mpunyai doma ain masing-masing dan sudah banyak JST yan m g ng telah di-hardw t ware-kan. Mode ini da s apat juga diseb but dengan mengev d volusikan hard dware secara of offline EHW (OF dan on-lin EHW (ONL l FL) ne L). Lalu dimana sisi menariknya ? m Dalam suatu p D perancangan ra angkaian setel lah ia selesai diran ncang dan kem mudian ditransf fer 8 . ik. Tingkah laku setiap rangk u kaian dievaluasi dan ran ngkaian ter rbaik dikombinasik untuk men kan ndapatkan generasi baru dan dih harapkan menja rangkaian y adi yang lebih baik da pendahuluny Setelah me ari ya. elalui serangkaian iterasi. Bagia an yang sa angat membutuhka komputasi di dalam GA an adalah evalu setiap rang uasi gkaian atau dis sebut dengan kom mputasi nilai f fitness. Mekanism Evolusi Ha Masih ada b beda pendapat mengenai E EHW yakni masih adanya ketidak yakinan pr roses pada har rdware yakni y evolusi ran ngkaian atau mengevolusikan perila aku rangka aian. M Mekanisme evol EHW [7]. EHW dapat di E ikategorikan b berdasarkan pa ada lokasi simulas ekstrinsik dan instrinsi si. sehin ngga yang dievalu uasi adalah perilaku rangka aian. rangk kaian yang pa aling est) akan bertingkah laku layak (fitte sebagaimana spesifikasi aw yang diber a wal rikan padanya. Proses ini s melibatkan pemasukan data ke se etiap rangkaian dan penghitu ungan kesalahan karena deviasi dari ou utput yang t telah dispesifikasik kan. lusi akan menyelesaikan m perancan ngan rangkaiannya a. EHW ekstrin E nsik mensimu ulasikan pros ses evolusi e pada a software dan han nya memasukkan konfigurasi terbaik kepa m ada hardware pad h da setiap g generasi. Dengan kata lain. EHW dapat dipand a dang sebagai pend dekatan evolusi dalam merancang i perilaku har rdware dan bukan merancang hardware seca langsung.

ART1 akan melakukan proses pengenalan pola dan mengelompokkannya ke dalam cluster yang berbeda berdasarkan karakteristik pola-pola 9 . Pada fase pelatihan. Bila pada suatu ketika paska produksi ditemukan bahwa terdapat requirement yang belum dipenuhi atau diperlukan pengembangan lebih lanjut. Proses perubahan topologi ini dilakukan secara otomatis tanpa adanya intervensi dari manusia sehingga dapat dikatakan JST ART1 melakukan selforganizing pada dirinya sendiri agar jumlah cluster selaras dengan jumlah pola yang dikenalnya. Ukuran fitness menentukan apa yang harus dikerjakan dan merupakan mekanisme untuk berkomunikasi dengan requirement pada level yang lebih tinggi. Pada perspektif evolusi tidak penuh. Pada dasarnya karakteristik utama EHW adalah “kecerdasannya” dalam merespon perubahan lingkungan dengan cara memodifikasi arsitektur dan perilakunya secara mandiri dengan mengadopsi konsep evolusi alami atau evolvable. Oleh karena itu konsep SOHW ini diharapkan memberikan alternatif lain untuk mengimplementasikan JST ke hardware. Cara Kerja SOHW Dengan memanfaatkan karakteristik kedua teknologi tersebut di atas. diperlukan pemahaman terhadap karakteristik keduanya dan bagaimana konsep evolusi hardware selaras dengan evolusi JST pada fase pelatihan dan fase pengenalan. JST melakukan respon dengan melakukan perubahan topologi dengan menambah atau mengurangi cluster kategori pola yang dipelajarinya dengan mekanisme winnertakes-all. Dengan kemampuannya dalam berevolusi ini rangkaian berbasis EHW dapat direkonfigurasi berulang kali yang pada akhirnya akan diperoleh rangkaian terbaik yang telah memenuhi requirement sebagaimana dispesifikasikan sebelum proses pembangunan rangkaian dimulai. Oleh karena itu pada fase pengenalan JST ART1 harus tetap mampu menerima pola input baru yang belum pernah dikenalnya dan menciptakan cluster baru untuk pola tersebut. 1) Evolusi Tidak Penuh. EHW memberikan satu solusi untuk mengatasi permasalahan tersebut khususnya untuk produk-produk paska produksi dan salah satu diantaranya adalah produk-produk rangkaian berbasiskan pada JST. A.ke bentuk hardware-nya. ia akan melakukan fungsi sebagaimana requirement yang diberikan kepadanya. Dalam aplikasi kritis perbedaan pola yang tipis ini dapat berdampak fatal bagi proses selanjutnya. nilai parameter vigilance diturunkan di bawah 1 agar JST ART tidak begitu sensitif terhadap perbedaan pola yang tipis. Untuk dapat memenuhi kebutuhan ini diperlukan hardware yang mampu mengadaptasi perubahan arsitektur jaringan JST ini. dapat dibayangkan betapa besar upaya yang dilakukan untuk mengatasi hal ini terlebih bila produk tersebut dalam bentuk Application Specific Integrated Circuits (ASICs). pola tersebut akan “dipaksakan” masuk ke dalam salah satu kategori yang telah dikenalnya. bagian yang sangat membutuhkan komputasi tinggi di dalam GA adalah evaluasi setiap rangkaian untuk memperoleh nilai fitness. Pada fase pengenalan. Karakteristik JST ART1 dan EHW 1) ART1. JST ART melakukan proses pengenalan pola secara langsung atau on-line dan bila ada pola baru yang belum pernah ia kenal. 2) EHW. SOHW dapat ditinjau dari dua perspektif yakni evolusi penuh dan evolusi tidak penuh dengan kelebihan dan kekurangan masing-masing. ART1 dan EHW melakukan proses evolusi baik pada fase pelatihan maupun pada fase pengenalan. Telah disampaikan pada bagian sebelumnya bahwa sifat JST adalah adaptif yakni mampu merespon perubahan lingkungannya dengan dinamis dengan cara memodifikasi bobotbobot sambungannya. Oleh karena itu diperlukan modifikasi algoritma JST ART1 agar ia dapat diimplementasikan dengan mudah ke hardware dan menghasilkan pemetaan input-ouput yang lebih sederhana untuk meminimalkan waktu dalam proses evolusi di dalam EHW. Sebagaimana disampaikan pada Bagian IV. B. Namun untuk menggabungkan kedua teknologi tersebut agar menjadi SOHW yang saling melengkapi. Oleh karena itu pada fase pengenalan. arsitekturnya atau aturan pembelajarannya.

Konfigurasi baru ini kemudian disalinkan ke FPGA untuk membentuk rangkaian baru. dilakukan ekstraksi pemetaan input-output ART1 dan selanjutnya dikirimkan ke GA untuk melakukan proses sintesa rangkaian. bila ART1 memperoleh pola input yang belum pernah dikenalnya maka ART1 harus melakukan 10 . konfigurasi ini kemudian disalinkan ke dalam FPGA menjadi bentuk hardware. Pada mekanisme ini. Peta inputoutput yang baru kemudian dikirimkan ke GA untuk disintesa mendapatkan konfigurasi bit baru. proses pembelajaran ulang untuk membentuk cluster baru untuk pola tersebut. ART1 dan EHW melakukan proses evolusi baik pada fase pelatihan maupun pada fase pengenalan untuk menghasilkan rangkaian Pada fase pengenalan. Proses ini dipresentasikan pada Gambar 9. Persyaratan utama di sini adalah parameter vigilance harus diatur sama dengan 1. Gambar 9. Setelah rangkaian terbaik diperoleh.tersebut. Setelah fase pelatihan selesai. Mode evolusi tidak penuh SOHW. 2) Evolusi Penuh. Gambar 10. (a) Algoritma ART1m. Mekanisme ini lebih menekankan pada mode operasi EHW off-line atau ekstrinsik karena evolusi dilakukan dengan bantuan software dan hanya keturunan dengan konfigurasi rangkaian terbaik yang akan disalinkan pada FPGA. Proses yang sama akan berulang bila ditemukan pola baru.

VI. SOHW akan sangat memberikan keuntungan bila ia mampu melakukan evolusi secara on-line. digunakan algoritma ART1 yang telah dimodifikasi oleh [12] menjadi ART1m atau ART1-modified sebagaimana ditampilkan pada Gambar 10(a). Keturunan yang tidak baik akan berdampak fatal pada rangkaian yang diproduksinya atau lingkungan fisik dimana ia dievolusikan secara on-line. proses evolusi hardware pada umumnya dilakukan secara off-line karena belum ditemukan suatu mekanisme untuk mencegah munculnya keturunan baru yang tidak lebih baik dari induknya. Gambar 10. Agar mekanisme SOHW ini dapat dicapai. Mekanisme evolusi tidak penuh ini menampilkan mode operasi EHW on-line atau instrinsik dimana evolusi disimulasikan langsung pada hardware. Dengan keterbatasan tersebut. Perbedaan penting dengan mekanisme evolusi penuh adalah pada fase pengenalan hanya EHW yang melakukan proses evolusi untuk merekonfigurasi rangkaiannya menyesuaikan dengan pola baru yang belum dikenal pada fase pelatihan. permasalahan yang pernah dihadapi JST sebelum ditemukannya ART. adaptasi on-line juga merupakan proses incremental sehingga EHW harus mampu menyimpan informasi rangkaian sebelumnya untuk menurunkan keturunan berikutnya tanpa arus mengulang proses dari awal sebagaimana karakteristik EA yang digunakan untuk mengevolusikan rangkaian. permasalahan stability-plasticity atau ketidak mampuan menyimpan informasi rangkaian sebelumnya harus diatasi terlebih dulu. KESIMPULAN Dari studi literatur yang telah disampaikan di atas dapat disimpulkan bahwa SOHW sangat mungkin untuk diimplementasikan dengan memadukan karakteristik menguntungkan dari teknologi JST dan EHW. Di samping itu. Agar EHW mampu melakukan adaptasi secara on-line. Keterbatasan Adaptasi on-line mensyaratkan bahwa EHW mampu merubah arsitektur rangkaiannya ketika beroperasi pada lingkungan nyata. Adaptasi on-line tidak dapat dilakukan dengan menggunakan EA yang diaplikasikan pada EHW saat ini. artinya EHW beradaptasi selaras dengan perubahan lingkungan secara dinamis dan mandiri. Hal ini disebut juga dengan stabilityplasticity dilemma. 11 . C. Salah satu cara yang dapat dilakukan adalah mengadopsi penyelesaian stability-plasticity pada JST dan menerapkannya pada EHW dengan metode-metode tertentu. Proses ini ditampilkan pada Gambar 10(b).terbaik. (b) Mode evolusi penuh SOHW. Artinya EHW yang melakukan pengenalan sebagai backup ketika ART1 gagal melakukan tugasnya.

and Karlheinz Meier. Evolving Artificial Neural Networks.pdf. Evolvable Hardware as a New Computer Architecture. 1997. pukul 13. 13 November 1995.com atau kunjungi situs pada alamat http://arwin91.com. and Grossberg. Algorithms and Applications. United Kingdom pada tahun 1996-1997. Martin. Masaya and Higuchi.15 WIB. Bandung. Man. Clark S. [9] Pérez-Uribe.. http://cat.tripod. pukul 16. Vol. Marc. 29. Tetsuya.259276. Korea. Mayor Lek Arwin pernah menjadi In Plant Team Leader dan Software Engineer Simulator F16A di Thomson Training and Simulation Ltd.kth. Evolutionary Algorithms in Engineering Applications. 7(9):14231447. [3] Fausset. 181–186. Saat ini berdinas di AAU sebagai Dosen di Departemen Elektronika (Deplek) setelah sebelumnya menangani Full Mission Simulator F-16A di Lanud Iswahjudi. Kluwer Academic. San Diego. Simon.se/~lindsey/ HardwareNNWCourse/home. USA. Springer-Verlag. Volume 37. 2003. [4] Gordon. Computer Science Department. [17] Yao. Bandung. Crawley.uio. Peter J. Graphics.. Magetan. Peter. Felix.. 1992.W. (TT&SL).” Proceedings of the World Congress on Neural Networks (WCNN’96). Steffen Hohmann.tripod. Prentice-Hall.35 WIB. Yogyakarta. February 1999. and Parizeau. 1. Sainte-Foy (Quebec). 1994. [6] Iba.must. Mange D. ITB. Field Programmable Gate Arrays. Neural Networks in Hardware: Architectures. Indonesia pada tahun 1996 dan sekarang sedang mengejar gelar S-2 bidang Teknik Komputer di Sekolah Teknik Elektro dan Informatika (STEI). Jim.html. September 1999. Springer-Verlag. Promises and Challenges of Evolvable Hardware. Jawa Timur antara tahun 1998-2005..inist. “Neural Networks Introduction”. A Modified ART1 Algorithms more suitable for VLSI Implementations. download tanggal 24 Nopember 2006. IEEE Computer Society Press. pp.Referensi [1] Busque. pp. Neural Networks. USA. and Shutton. Sanchez E. J. [2] Carpenter. Mayor Lek Arwin D. [12] Serrano-Gotarredona. Proceeding 1997 IEEE Conference Evolutionary Computation (ICEC’97). Proceeding of Sixth International Conference on Artificial Neural Networks. Towards an Artificial Neural Network Framework. [16] Yao. download tanggal 5 Desember 2006. Stauffer A. Gate-level Evolvable Hardware: Empirical Study and Application.. and Cybernetics— Part C: Applications and Reviews. Iwata. Proceedings of the IEEE. Hitoshi. A Comparison of Fuzzy ARTMAP and Multilayer Perceptron for Handwritten Digit Recognition. [8] Lindsey. E. and Image Processing. pp. Andrés and Sanchez. http://folk. Dia memegang beberapa kualifikasi Simulator F-16A untuk System Administrator (SA). Arwin D. Indonesia tahun 1991 dengan pangkat terakhir Mayor Elektronika (Lek). Andrés and E. On Evolvable Hardware.. Stephen. A Massively Parallel Architecture for a SelfOrganizing Neural Pattern Recognition Machine. [14] Trimberger S. Flight Simulator Maintenance Engineer (FSME). jam 15. Tetsuya. pp.. Sumari meraih gelar S1 dari Teknik Elektro. No. Sanchez. Laurene. Dia juga seorang Perwira TNI AU lulusan Akademi TNI Angkatan Udara (AAU). CS679 Lecture Notes. Flight Simulator Instructor (FSI) dan Visual Database Modeling Engineer (VDBM). download tanggal 4 Desember 2006. Fundamentals of Neural Networks: Architectures. [10] Pérez-Uribe. Piscataway.fr/ ?aModele=afficheN&cpsidt=15509745. Mass.win@hotmail.36 WIB. FPGA Implementation of an Adaptable-Size Neural Network. Timothy W.no/jimtoer/ ssgrr2002_2.. Xin and Higuchi. 1996. 12 . [15] Torresen. New Jersey. Gail A. 382-388.1987. Computer Vision.com dan http://simulator-tempur. Teresa and LinaresBarrancon. Proceedings of the 2002 NASA/DOD Conference on Evolvable Hardware (EH’02). USA. Computer Vision and Systems Laboratory Universit e Laval. 1994. Jin Hyung.. Goeke M. and Bentley.54-115. “Neural network structure optimization through online hardware evolution. and Tomassini M. [7] Kim.. Norwell. http://www. [5] Haykin. [13] Sipper M. Dia juga pernah menjadi anggota Himpunan Ahli Intelejensia Artifisial Indonesia (HAIAI) pada tahun 1996.com dan then. [18] Zhu. FPGA Implementations of Neural Networks – a Survey of a Decade of Progress. Institut Teknologi Bandung (ITB). “Neural Networks: A Comprehensive Foundation”. pp. Johannes Schemmel. Canada. Products and Applications.. The firefly machine: Online evolware.. 31 October 1997.W. pp.. CA. 1041–1044. [11] Schurmann. NJ: IEEE.28 WIB. Sumari dapat dihubungi melalui alamat email daemon00idaf@yahoo. 2002. 1997. X. Bernabé. 226-229.particle. IEEE Transactions on Systems. 1996. jam 15. download tanggal 4 Desember 2006. KAIS.

Sign up to vote on this title
UsefulNot useful