SELF-ORGANIZING HARDWARE UNTUK APLIKASI

SELF-EVOLVING ARTIFICIAL NEURAL NETWORK

TIPE ADAPTIVE RESONANCE THEORY (ART)
ARWIN1
232 06 008
1
Mahasiswa S-2 Teknik Komputer, STEI, ITB

Abstrak menguntungkan terutama pada aplikasi-

aplikasi yang menggunakan neuron kurang
Implementasi aplikasi berbasis Jaringan dari 100 unit karena lebih mudah
Syaraf Tiruan (JST) pada perangkat keras direkonfigurasi bila hasil aplikasinya belum
(hardware) tidak sesignifikan memuaskan. Implementasi JST ke perangkat
implementasinya di perangkat lunak keras akan menjadi penting ketika aplikasi-
(software) sehingga seolah-oleh telah terjadi aplikasi tersebut memerlukan lebih dari 1.000
stagnasi pada satu level tertentu. Di sisi lain, neuron dan 10.000 sinapsis [7]. Di sisi lain,
JST tipe tertentu memiliki kelebihan untuk untuk masalahmasalah yang bersifat
aplikasi-aplikasi kompleks yang memerlukan kompleks dan memerlukan penyelesaian
pengolahan paralel pada pengenalan pola dan secara paralel seperti pengenalan pola dan
klasifikasi, sehingga dapat dikembangkan klasifikasi, JST memberikan performa yang
untuk menyesuaikan kebutuhan mendatang. jauh lebih baik ditinjau dari segi waktu
Perkembangan teknologi FPGA saat ini dibandingkan komputer yang dimotori oleh
memungkinkan untuk melakukan dprosesor sekalipun [6]. Kemampuan
implementasi JST berevolusi (evolve) melalui pengolahan paralel ini dapat dilakukan
konfigurasi ulang on-site pada perangkat karena susunan JST yang massively-parallel
keras berevolusi secara langsung (run-time sehingga suatu permasalahan yang kompleks
evolvable reconfigurable hardware). Di didistribusikan kepada neuron-neuron
dalam makalah ini akan disampaikan konsep tetangganya (neighboring neurons) dan
self-organizing hardware (SOHW) berbasis bekerja bersama-sama secara paralel untuk
pada reconfigurable hardware (RCHW) dan menyelesaikannya.
evolvable hardware (EHW) untuk
implementasi aplikasi-aplikasi pengenalan Di dalam suatu proses penyelesaian
dan klasifikasi berbasiskan Self-Evolving permasalahan menggunakan JST, terdapat
Artificial Neural Network (SE-ANN) tipe dua fase yang harus dilalui yakni fase
Adaptive Resonance Theory (ART) beserta pembelajaran atau pelatihan
kondisi-kondisi untuk persyaratan (learning/training phase) dan fase
implementasinya. pengenalan (recognition phase). Pada fase
pembelajaran, JST dikenalkan dengan
Keyword : FPGA, self-organizing hardware, sejumlah pola latihan yang telah disiapkan
evolvable hardware, reconfigurable sedemikian rupa (pre-processing) yang
hardware, ART. mewakili data yang harus dipelajari oleh JST.
Salah satu karakteristik menarik dari JST
adalah adaptif, yakni suatu kemampuan untuk
I. PENDAHULUAN mengadaptasi adanya pola baru yang
dikenalkan kepadanya. Oleh karena itu,
Implementasi aplikasi berbasis Jaringan dalam masa pembelajaran JST akan
Syaraf Tiruan (JST) pada perangkat keras menyimpan “pengetahuan” yang telah
(hardware) tidak sesignifikan dipelajarinya secara adaptif dengan cara
implementasinya di perangkat lunak mengubah (1) bobot sambungan (synaptic
(software) sehingga seolah-oleh telah terjadi weights) [5] dan atau (2) arsitektur
stagnasi pada level tertentu. Implementasi jaringannya (topologi) [2]. Bobot-bobot dan
JST ke perangkat lunak dinilai lebih topologi JST ini akan berubah seiring dengan
semakin bertambahnya “pengetahuan” yang
dimilikinya atau kuantitas pola yang telah ia
kenal. Salah satu contoh JST yang
menyimpan “pengetahuan” tentang pola yang
telah dikenalnya dengan cara mengubah
topologinya adalah Adaptive Resonance
Theory (ART).
Pada umumnya untuk aplikasi-aplikasi
pengenalan pola dan klasifikasi, JST model
ART dan modifikasinya lebih banyak
digunakan dibandingkan dengan JST Multi-
layer Perceptron (MLP) dengan algoritma
pembelajaran backpropagation standar
karena keunggulannya dalam kecepatan dan
keakuratan hasil (output), sebagai contoh
lihat [1]. Kelebihan ART ini disebabkan oleh
karakteristik adaptifnya yang akan merubah
topologinya dengan cara membentuk cluster
baru ketika menemui pola baru yang belum
pernah ia pelajari sebelumnya yang
dikenalkan kepadanya dan menyimpannya di
dalam memorynya. Bila suatu ketika pola
yang sama diberikan kepadanya, dengan
segera ia akan “melihat” kembali
“pengetahuannya” dan dengan segera
mencocokkannya dengan cepat. Dengan
karakteristik ini, ART digolongkan sebagai
Self-Evolving Artificial Neural Network (SE-
ANN) dan berbeda dengan tipe Evolving
Artificial Neural Network (EANN)
sebagaimana disampaikan dalam [16] yang
menggunakan pendekatan Evolutionary
Algorithm (EA) untuk mengevolusi bobot-
bobot sambungan, arsitektur atau aturan
pembelajaran JST.
Untuk mengimplementasikan suatu model
JST ke bentuk perangkat kerasnya, [10]
menyampaikan pandangan bahwa tantangan-
tantangan mendasar dalam implementasi JST
ke perangkat keras adalah kompetisi
perangkat keras dengan fleksibilitas topologi
dan strategi pembelajaran yang diaplikasikan
pada JST sehingga recongufirabilty harus
diperhatikan sejak awal perancangan
perangkat keras. [9] [10] melakukan
penelitian untuk mengimplementasikan
arsitektur unsupervised JST yang dinamakan
dengan Flexible Adaptable-Size Topology
(FAST) ke Field Programmable Gate Array
(FPGA) untuk aplikasi klasifikasi dan
segmentasi citra. FAST adalah JST yang
secara dinamis mengadaptasi ukurannya
dengan cara menambah jumlah neuron pada
lapisan output-nya bila ditemukan vektor
input yang berbeda. Dalam konteks FPGA,
adaptasi topologi adalah karakteristik FPGA
yang dapat dikonfigurasi secara dinamis
untuk mengakomodir JST dengan
karakteristik topologi termodifikasi
(modifiable topology) [18].
Pada sisi yang berbeda, penelitian juga
dilakukan untuk mendapatkan suatu
perangkat keras yang dapat merubah
arsitektur dan tingkah lakunya secara dinamis
dan mandiri dengan berinteraksi dengan
lingkungannya dengan mengadopsi konsep
evolusi alami [14] yang dinamakan dengan
Evolvable Hardware (EHW). Karakteristik
EHW ini memberikan peluang besar untuk
implementasi SE-ANN seperti ART namun
mengkombinasikan kedua jenis teknologi ini
akan memunculkan isu-isu baru yang
menarik. Oleh karena itu di dalam naskah ini
disampaikan konsep Self-Organizing
Hardware (SOHW) untuk aplikasi SE-ANN
tipe ART dengan mengadopsi karakteristik
yang dimiliki oleh EHW. Pada Bagian II
akan disampaikan konsep dasar ART
bersama dengan algoritma pembelajarannya.
Bagian III berisi konsep FPGA yang
dilanjutkan dengan konsep EHW pada
Bagian IV. Pada Bagian V disampaikan
konsep SOHW dan cara implementasi ART
pada SOHW. Naskah ditutup oleh Bagian VI
yang menyampaikan kesimpulan hasil studi
literatur ini.
II. JST MODEL ADAPTIVE
RESONANCE THEORY
A. Konsep Dasar
JST-ART dirancang untuk memudahkan
pengontrolan derajat kemiripan pola yang
ditempatkan pada cluster yang sama. ART
dirancang untuk mengatasi masalah
stabilitas-plastisitas (stability-plasticity)
kemampuan untuk menyimpan informasi
yang telah dipelajari ketika ada informasi
baru yang dihadapi oleh JST lainnya.
Arsitektur dasar JST ART terdiri atas : satu
lapisan pengolahan masukan dan juga
sebagai lapis perbandingan pola yang disebut
dengan lapisan F1 , unit-unit cluster atau
lapis pengenalan yang disebut dengan lapisan
F2 , dan suatu mekanisme untuk mengontrol
derajat kemiripan pola-pola untuk
ditempatkan pada cluster yang sama yang
2
disebut dengan mekanisme Reset. Lapisan naskah ini akan digunakan JST ART-1 yang
F1 terdiri atas dua bagian : bagian masukan beroperasi pada domain digital 0 dan 1 untuk
dan bagian antarmuka (interface). Bagian implementasi pada perangkat digital FPGA.
antarmuka mengkombinasikan sinyal-sinyal
dari bagian masukan dan lapisan F2 , yang B. Arsitektur Jaringan
nantinya digunakan dalam membandingkan Arsitektur JST-ART1 terdiri dari dua bagian,
kemiripan sinyal masukan dengan vektor yaitu unit-unit komputasional dan unit-unit
bobot untuk unit cluster yang telah dipilih pelengkap (suplemental).
sebagai calon yang diperbolehkan untuk
mempelajari pola masukan yang dimasukkan. 1) Unit-unit Komputasional. Unit
Untuk memudahkan pemahaman, pada
komputasional terdiri dari lapisan F1 (bagian
lapisan F1 , bagian masukan diberi notasi
masukan dan antarmuka), lapisan F2 , dan
F1 ( a ) dan bagian antarmuka diberi notasi
unit reset. Setiap unit di dalam lapisan
F1 ( b ) . masukan, F1 ( a ) , dihubungkan ke setiap unit
di dalam lapisan antarmuka, F1 ( b ) , yang
Untuk mengontrol kemiripan pola-pola agar
ditempatkan pada cluster yang sama, terdapat berkaitan. Setiap unit di dalam lapisan
dua buah jalur masing-masing bersama F1 ( a ) dan F1 ( b ) dihubungkan ke unit
dengan bobot-bobotnya, di antara setiap unit reset yang untuk selanjutnya dihubungkan ke
di dalam bagian antarmuka lapisan masukan setiap unit di lapisan F2 . Setiap unit di
dengan setiap unit cluster. Unit-unit ke- i
dalam lapisan F1 ( b ) dihubungkan ke setiap
lapisan F1 dihubungkan ke unit-unit ke- j
lapisan F2 oleh bobot-bobot bottom-up, bij , unit di dalam lapisan F2 oleh dua jalur
bobot. Unit X i di dalam lapisan F1 ( b )
sedangkan unit-unit ke- j lapisan F2
dihubungkan ke unit-unit ke- i lapisan F1 dihubungkan ke unit Y j lapisan F2 oleh
oleh bobot-bobot top-down, t ji . Lapisan F2 bobot-bobot bottom-up, bij . Sedangkan unit
adalah lapisan kompetitif, artinya unit cluster Y j pada lapisan F2 dihubungkan ke unit
dengan jumlah masukan terbesar menjadi X i pada lapisan F1 ( b ) oleh bobot-bobot
calon kuat yang diperbolehkan mempelajari
pola masukan. Aktivasi semua unit lapisan top-down, t ji . Lapisan F2 adalah lapisan
F2 dibuat nol. Unit-unit antarmuka kompetitif dan hanya simpul yang
selanjutnya mengkombinasikan informasi mempunyai nilai net masukan yang terbesar
dari unit masukan dan unit cluster. Suatu yang mempunyai aktivasi yang tidak sama
unit cluster diperbolehkan mempelajari pola dengan nol.
masukan tergantung kepada kemiripan vektor
top-down-nya dengan vektor masukan. Hal
ini diatur oleh unit reset berdasarkan pada
sinyal-sinyal yang diterimanya dari bagian
masukan F1 ( a ) dan bagian antarmuka
F1 ( b ) pada lapisan F1 . Jika unit cluster
tersebut tidak diperbolehkan untuk
mempelajari pola masukan yang masuk, ia
dinon-aktifkan dan satu unit cluster baru
dipilih sebagai calon kuat lainnya.

Dalam aplikasinya terdapat dua jenis JST

ART, yaitu ART1 yang dirancang untuk
beroperasi pada vektor-vektor masukan biner
dan ART2 yang beroperasi pada vektor- Gambar 1. Arsitektur JST ART1 yang
vektor masukan yang bernilai analog. Pada disederhanakan.

3
2) Unit-unit Pelengkap (Suplemental). • Tahap 6
Unit-unit pelengkap menyediakan suatu
mekanisme sehingga komputasi yang o Untuk setiap simpul F2 yang tidak
dilakukan oleh algoritma ART1 dapat dihambat :
dilaksanakan dengan menggunakan prinsip- ƒ Jika y j ≥ −1 , maka
prinsip JST. Unit-unit tersebut disebut juga
dengan unit-unit Gain Control, G1 dan G2 . yj = ∑b x ij i
Arsitektur JST-ART1 selengkapnya i
diperlihatkan pada Gambar 1. • Tahap 7

C. AlgoritmaPembelajaran [3] o Selama reset = true, kerjakan tahap 8

sampai 11
Secara sederhana, algoritma pembelajaran
JST ART1 adalah sebagai berikut : • Tahap 8

• Tahap 0 o Cari unit pemenang, J , sehingga

yJ = y j untuk setiap simpul j . Jika
o Inisialisasi parameter-parameter
yJ = −1 , maka semua simpul
ƒ L > 1 dan 0 < ρ ≤ 1 .
dihambat dan pola ini tidak dapat
o Inisialisasi bobot-bobot
dikelompokkan.
L
ƒ 0 < bij ( 0 ) <
L−1+ n • Tahap 9
ƒ dan t ji ( 0 ) = 1 .
o Hitung ulang aktivasi x untuk
• Tahap 1 F1 ( b ) :
ƒ xi = si t Ji .
o Selama kondisi henti = false, kerjakan
tahap 2 sampai 13.
• Tahap 10
• Tahap 2
o Hitung normalisasi vektor x :
o Untuk setiap masukan latihan, ƒ x = ∑x i .
kerjakan tahap 3 sampai 13. i

• Tahap 3 • Tahap 11

o Tetapkan aktivasi semua unit F2 = 0 o Uji reset :

o Tetapkan aktivasi unit-unit masukan x
ƒ Jika ≤ ρ , maka y J = −1
F1 ( a ) = s , vektor masukan. s
(hambat simpul J ) dan
• Tahap 4 lanjutkan mulai tahap 7 lagi.
x
o Hitung normalisasi vektor masukan s ƒ Jika > ρ , lanjutkan ke
s
ƒ s = ∑s
i
i .
tahap 12.

• Tahap 12
• Tahap 5
o Perbaharui bobot-bobot untuk simpul
o Kirim sinyal masukan dari F1 ( a ) ke J :
F1 ( b ) . Lxi
ƒ bij ( baru ) =
ƒ x i = si . L−1+ x

4
 ƒ t ji ( baru ) = xi .

• Tahap
p 13

o Uji koondisi berhenti.

III. FIEL
LD PROGRAMMMABLE GAT
TE
ARRAY (FPGA)

A. nsep Dasar
Kon
Gambar 2. F
FPGA dengan 4-LUT
4 dimana
FPGA adaalah suatu array unit-unit T mempunyai 3 input dan 1
setiap LUT
pengolahan bit yangg fungsi and output[14].
interkoneksinnya dapat diprogram
d settelah
fabrikasi. Seebagian besar tradisional FP PGA
menggunakaan Lookup Taable (LUT) kkecil IV. EVOLVA
ABLE RECON
NFIGURABLE
E
untuk melayani elemen-eleemen HARDWARE
E
komputasionnal terprogram m. LUT-LUT ini
dihubungkan n (wired) satu u dengan lainnnya A.
A Evolvabble dan Reconfigurabble
melalui suatuu interkoneksii terprogram yyang Hardware
H
cukup memaakan tempat dii setiap sel FP PGA.
Pada um
mumnya peerangkat-peranngkat Di
D dalam definnisinya, EHW adalah
a perangkkat
komersial menggunakan
m 4 LUT kaarena keras
k yang ddapat merubaah arsitekturnnya
menghemat tempat [14]. FPGA ddapat secara
s dinamiss dan mandirii seiring denggan
diprogram paada tiga level yang
y berbeda yyakni perubahan
p linggkungannya [17]. RCHW paada
fungsi dari sel-sel atauu gerbang (ggate) dasarnya
d adaalah perangkaat keras yanng
logikanya, innterkoneksi anttara sel-selnyaa dan berbasiskan
b pada logika-logiika
input dan ouutput-nya. Kettiga level terssebut terkonfigurasi.
t Kedua tipe perangkat kerras
dikonfigurasii melalui satu urutan (stringg) bit tersebut
t diimpplementasikan pada perangkkat
yang dimasuukkan dari suumber luar. Biit-bit yang
y sama yakkni FPGA. Perrbedaan tegas di
konfigurasi ini keemudian akan antara
a keduanyya adalah EHW W menggunakkan
memberitahuukan kepada setiap sel atau konsep
k evolussi untuk menndapatkan suaatu
gerbang daan interkonek ksinya bagaim mana perangkat
p keraas yang optim mal untuk suaatu
harus bertinggkah laku. Konfigurasi ini ddapat aplikasi
a atau ooptimisasi, seddangkan RCH HW
dilakukan beberapa
b kali hingga diperroleh menggunakan
m prosedur staandar di dalaam
suatu rangk kaian seperti yang diharappkan. perancangan
p ssuatu perangkkat keras untuuk
Oleh sebab itu, FPGA dikatakan sebbagai aplikasi
a tertentuu.
device yang reconfigurable
r e [13].

Sifat reconfi
figurable ini memberikan
m saarana
yang sangat tepat uuntuk
mengimplem mentasikan JS ST ART yyang
memiliki kaarakteristik addaptif atau ddapat
merekonstrukksi arsitektur jaringannya
j seecara
mandiri. P
Perubahan arsitektur akan
berdampak pada penambahan atau
pengurangann cluster seiring denngan
penambahan atau pengurrangan pola yyang
telah diajarkaan padanya.
Gambar 3. Bidang EHW muncul dari
pertemuan tiga ilmu penggetahuan [4].

5
 Gambar 4. Kerangka umum EA.

Dengan kata lain, di dalam EHW terdapat

suatu “kecerdasan” alami yang diterapkan o Genetic Algorithm (GA).
sehingga terdapat suatu mekanisme evolusi o Genetic Programming (GP).
untuk menghasilkan generasi perangkat keras o Evolutionary Programming
berikutnya yang lebih baik. Dengan demikian (EP).
dapat dikatakan bahwa RCHW adalah subset o Evolution Strategies (ES).
dari EHW. Istilah Evolvable Reconfigurable
Hardware (ERCHW) ditujukan kepada suatu B. Pembangkitan Generasi Terbaik
perangkat keras yang mampu merubah dan
merekonfigurasi arsitekturnya secara dinamis EA mewakili satu kelas algoritma pencarian
seiring dengan perubahan lingkungannya. Di stokastik berbasiskan populasi yang dibangun
sini dimunculkan istilah Self-Organizing dari ide-ide dan prinsip-prinsip evolusi alami.
Hardware (SOHW) yang merujuk kepada Satu fitur penting dari algoritma-algoritma di
perangkat keras tipe tersebut di atas namun atas adalah strategi pencarian berbasis
dengan karakteristik tertentu. SOHW akan populasi. Individu-individu di dalam populasi
dibahas lebih lanjut pada Bagian V. berkompetisi dan saling bertukar informasi
dalam melakukan tugas-tugas tertentu. Secara
Bidang EHW muncul ke permukaan sebagai umum proses yang berlangsung di dalam EA
dampak dari perpaduan beberapa bidang ilmu dipresentasikan pada Gambar 4 berikut ini.
pengetahuan sebagaimana dipresentasikan Perbedaan utama antara GA dan GP adalah
pada Gambar 3. Perancangan sistem melalui pada representasi kromosom atau individu.
pendekatan yang mengadopsi proses evolusi
alami telah berhasil dilakukan dengan
ditemukannya teknologi JST dan telah
diaplikasikan ke berbagai bidang. JST lebih
banyak diaplikasikan melalui software
walaupun tidak sedikit yang telah
diaplikasikan ke hardware walaupun
terbatas. Implementasi hardware lebih
menguntungkan ditinjau dari aspek waktu
pengolahan data. Dengan konsep evolusi
alami, dikembangkan algoritma-algoritma
yang dinamakan dengan Evolutionary
Algorithm (EA). EA meliputi algoritma-
algoritma utama sebagai berikut : Gambar 5. Mekanisme pembangkitan
generasi baru.

6
 Gam
mbar 6. Algorittma pengevoluusian perangkatt keras.

GA mengorrganisasikan gen g dalam beentuk C.

C Konsep Evoolusi Hardwarre
array, sedanngkan GP mengaplikasikan
m nnya
dalam bentu uk sebuah poohon gen. Naamun Sejauh
S ini, mekanisme adaptasi EH HW
keduanya saama-sama mennggunakan prroses berdasarkan
b pada EA dan algoritma yanng
crossover dan mutassi. EP hanya paling
p umum digunakan addalah GA. Suaatu
menggunakaan proses mutaasi saja karenna ia rangkaian
r dapaat direpresentaasikan ke dalaam
tidak ada battasan representtasi gen. Crosssover beberapa
b cara yyang berbeda. Untuk
U rangkaiian
adalah prooses kawin silang uuntuk digital,
d teknik yang paling umum u digunakkan
mendapatkan n generasi teerbaik, sedanggkan adalah
a reprresentasi leevel gerbanng.
mutasi adalahh proses pembbalikan susunann bit Representasi
R inni berisi penjeelasan mengennai
kromosom dengan tuju uan yang saama. gerbang
g yanng akan digunakan
d d
dan
Mekanisme crossover dan muutasi interkoneksinyaa. Ini kemudiaan dikodekan ke
diperlihatkann pada Gambarr 5. suatu
s konfiguurasi bilangaan biner yanng
selanjutnya
s diaplikasikkan kepaada
Setiap indivvidu di dalam m populasi dissebut reconfigurable
r device sepertti FPGA. Secaara
juga dengann genotype daan masing-maasing sederhana
s algooritma untuk mengevolusikkan
mengandungg satu representasi dari suatus perangkat
p kerass ditampilkan pada
p Gambar 6.6
rangkaian deengan satu him mpunan kompoonen
dan interko oneksinya. Dalam
D crossoover,
parameter-paarameter pasangan rangkkaian
yang dipilihh dipertukarkaan untuk denngan
operator crossover dan muutasi.
membangkitkkan dua keturuunan. Selanjuttnya,
rangkaian terbaik dapat diisalinkan langsung
ke generasi berikutnya. Mutasi
M dapat juga
terjadi dan melibatkan
m pem
mbalikan bebeerapa
gen dalam kromosom. Hal H ini mem mbuat
kromosomkrromosom sediikit berbeda dari
yang hanya dihasilkan dari d “perkawinnan”
kedua induk knya. Ketika jumlah
j rangkaaian-
rangkaian keturunan menyamai
m jummlah
rangkaian di dalam populaasi induk, popuulasi
keturunan baru
b telah siaap untuk mennjadi
populasi induuk berikutnya dan
d populasi innduk Gambar 7. Konsep evolusi hardware.
asli dihapus. Pemilihan acak dilakukan ppada
pemilihan indduk yang akann dikombinasikkan. Pada
P GA ini, peraancang cukuup
mendefinisikan
m n sekelompok k vektor-vekttor
latihan yang beerisi pemetaan input dan outpput
rangkaian,
r dann secara otomaatis algoritma ini
i

7
 Gambar 8. Mekanisme
M evollusi EHW [7].

akan menyelesaikan
m perancanngan hardware
h secaara langsung. Oleh
O karena ittu,
rangkaiannyaa. Satu populasi yyang perancang
p hharus mengeetahui perilakku
merepresentaasikan rangkaaian dibangkiitkan rangkaian
r yangg tepat pada lin
ngkunga dimaana
secara acak. Tingkah lakuu setiap rangkkaian ia akan diaplikaasikan.
dievaluasi dan ranngkaian terrbaik
dikombinasik kan untuk menndapatkan generasi EHW
E dapat diikategorikan berdasarkan
b paada
baru dan dihharapkan menjaadi rangkaian yyang lokasi simulassi, ekstrinsik dan instrinsiik.
lebih baik daari pendahulunyya. Setelah meelalui EHW
E ekstrinnsik mensimuulasikan prosses
serangkaian iterasi, rangkkaian yang paaling evolusi
e padaa software dan hannya
layak (fitteest) akan bertingkah laku memasukkan
m konfigurasi terbaik kepaada
sebagaimanaa spesifikasi aw wal yang diberrikan hardware
h padda setiap generasi.
g EH
HW
padanya. Prroses ini daapat dilihat ppada intrinsik langsuung melakukann proses evoluusi
Gambar 7. Bagiaan yang saangat di
d dalam harddware yakni setiap kromosoom
membutuhkaan komputasi di dalam GA digunakan
d untuuk merekonfig gurasi hardwaare
adalah evaluuasi setiap ranggkaian atau dissebut atau
a dengan kata lain, hardware akkan
dengan kom mputasi nilai fitness.
f Prosess ini dikonfigurasi
d ssebanyak jumlaah populasi paada
melibatkan pemasukan data ke seetiap setiap
s generasi. Mode ini daapat juga disebbut
rangkaian dan penghituungan kesalahan dengan
d mengevvolusikan harddware secara of off-
karena deviasi dari ouutput yang ttelah line
l EHW (OF FL) dan on-lin
ne EHW (ONL L).
dispesifikasikkan. Proses
P ini dipreesentasikan pad
da Gambar 8.

me Evolusi Haardware
D. Mekanism V. SELF-ORGA
ANIZING
HARDWAREE
Masih ada beda
b pendapat mengenai E EHW
yakni masih adanya ketidak yakinan prroses Telah
T disingggung pada Bagian I bahw wa
evolusi pada harrdware y
yakni menggabungka
m an teknologi JST dan EH HW
mengevolusikan ranngkaian atau akan
a memunnculkan isu-issu baru yanng
mengevolusikan perilaaku rangkaaian. menarik
m yakni mengapa harrus digabungkkan
Mengevolusiikan hardware sangat kkecil padahal
p merekka telah memmpunyai domaain
kemungkinannnya karena akan berdam mpak masing-masing
m g dan sudah banyak JST yanng
fatal bagi hardware
h itu sendiri, sehinngga telah
t di-hardwware-kan. Lalu dimana sisi
yang dievaluuasi adalah perilaku rangkaaian. menariknya
m ?
Dengan kataa lain, EHW dapat dipanddang
dekatan evolusii dalam merancang
sebagai pend Dalam
D suatu pperancangan raangkaian setellah
perilaku harrdware dan bukan merancang ia selesai diranncang dan kem
mudian ditransffer

8
ke bentuk hardware-nya, ia akan melakukan
fungsi sebagaimana requirement yang
diberikan kepadanya. Bila pada suatu ketika
paska produksi ditemukan bahwa terdapat
requirement yang belum dipenuhi atau
diperlukan pengembangan lebih lanjut, dapat
dibayangkan betapa besar upaya yang
dilakukan untuk mengatasi hal ini terlebih
bila produk tersebut dalam bentuk
Application Specific Integrated Circuits
(ASICs). EHW memberikan satu solusi
untuk mengatasi permasalahan tersebut
khususnya untuk produk-produk paska
produksi dan salah satu diantaranya adalah
produk-produk rangkaian berbasiskan pada
JST. Oleh karena itu konsep SOHW ini
diharapkan memberikan alternatif lain untuk
mengimplementasikan JST ke hardware.
Namun untuk menggabungkan kedua
teknologi tersebut agar menjadi SOHW yang
saling melengkapi, diperlukan pemahaman
terhadap karakteristik keduanya dan
bagaimana konsep evolusi hardware selaras
dengan evolusi JST pada fase pelatihan dan
fase pengenalan.
A. Karakteristik JST ART1 dan EHW
1) ART1. Telah disampaikan pada
bagian sebelumnya bahwa sifat JST adalah
adaptif yakni mampu merespon perubahan
lingkungannya dengan dinamis dengan cara
memodifikasi bobotbobot sambungannya,
arsitekturnya atau aturan pembelajarannya.
JST melakukan respon dengan melakukan
perubahan topologi dengan menambah atau
mengurangi cluster kategori pola yang
dipelajarinya dengan mekanisme winner-
takes-all. Proses perubahan topologi ini
dilakukan secara otomatis tanpa adanya
intervensi dari manusia sehingga dapat
dikatakan JST ART1 melakukan self-
organizing pada dirinya sendiri agar jumlah
cluster selaras dengan jumlah pola yang
dikenalnya.
Pada fase pengenalan, JST ART melakukan
proses pengenalan pola secara langsung atau
on-line dan bila ada pola baru yang belum
pernah ia kenal, pola tersebut akan
“dipaksakan” masuk ke dalam salah satu
kategori yang telah dikenalnya. Oleh karena
itu pada fase pengenalan, nilai parameter
vigilance diturunkan di bawah 1 agar JST
ART tidak begitu sensitif terhadap perbedaan
pola yang tipis. Dalam aplikasi kritis
perbedaan pola yang tipis ini dapat
berdampak fatal bagi proses selanjutnya.
Oleh karena itu pada fase pengenalan JST
ART1 harus tetap mampu menerima pola
input baru yang belum pernah dikenalnya dan
menciptakan cluster baru untuk pola tersebut.
Untuk dapat memenuhi kebutuhan ini
diperlukan hardware yang mampu
mengadaptasi perubahan arsitektur jaringan
JST ini.
2) EHW. Pada dasarnya karakteristik
utama EHW adalah “kecerdasannya” dalam
merespon perubahan lingkungan dengan cara
memodifikasi arsitektur dan perilakunya
secara mandiri dengan mengadopsi konsep
evolusi alami atau evolvable. Dengan
kemampuannya dalam berevolusi ini
rangkaian berbasis EHW dapat
direkonfigurasi berulang kali yang pada
akhirnya akan diperoleh rangkaian terbaik
yang telah memenuhi requirement
sebagaimana dispesifikasikan sebelum proses
pembangunan rangkaian dimulai.
Sebagaimana disampaikan pada Bagian IV,
bagian yang sangat membutuhkan komputasi
tinggi di dalam GA adalah evaluasi setiap
rangkaian untuk memperoleh nilai fitness.
Ukuran fitness menentukan apa yang harus
dikerjakan dan merupakan mekanisme untuk
berkomunikasi dengan requirement pada
level yang lebih tinggi. Oleh karena itu
diperlukan modifikasi algoritma JST ART1
agar ia dapat diimplementasikan dengan
mudah ke hardware dan menghasilkan
pemetaan input-ouput yang lebih sederhana
untuk meminimalkan waktu dalam proses
evolusi di dalam EHW.
B. Cara Kerja SOHW
Dengan memanfaatkan karakteristik kedua
teknologi tersebut di atas, SOHW dapat
ditinjau dari dua perspektif yakni evolusi
penuh dan evolusi tidak penuh dengan
kelebihan dan kekurangan masing-masing.
1) Evolusi Tidak Penuh. Pada
perspektif evolusi tidak penuh, ART1 dan
EHW melakukan proses evolusi baik pada
fase pelatihan maupun pada fase pengenalan.
Pada fase pelatihan, ART1 akan melakukan
proses pengenalan pola dan
mengelompokkannya ke dalam cluster yang
berbeda berdasarkan karakteristik pola-pola
9
tersebut. Setelah fase pelatihan selesai,
dilakukan ekstraksi pemetaan input-output
ART1 dan selanjutnya dikirimkan ke GA
untuk melakukan proses sintesa rangkaian.
Setelah rangkaian terbaik diperoleh,
konfigurasi ini kemudian disalinkan ke dalam
FPGA menjadi bentuk hardware.
Gambar 9. Mode evolusi tidak penuh SOHW.
Pada fase pengenalan, bila ART1
memperoleh pola input yang belum pernah
dikenalnya maka ART1 harus melakukan
proses pembelajaran ulang untuk membentuk
cluster baru untuk pola tersebut. Peta input-
output yang baru kemudian dikirimkan ke
GA untuk disintesa mendapatkan konfigurasi
bit baru. Konfigurasi baru ini kemudian
disalinkan ke FPGA untuk membentuk
rangkaian baru. Proses yang sama akan
berulang bila ditemukan pola baru.
Persyaratan utama di sini adalah parameter
vigilance ߩ harus diatur sama dengan 1.
Mekanisme ini lebih menekankan pada mode
operasi EHW off-line atau ekstrinsik karena
evolusi dilakukan dengan bantuan software
dan hanya keturunan dengan konfigurasi
rangkaian terbaik yang akan disalinkan pada
FPGA. Proses ini dipresentasikan pada
Gambar 9.
Gambar 10. (a) Algoritma ART1m.
2) Evolusi Penuh. Pada mekanisme ini,
ART1 dan EHW melakukan proses evolusi
baik pada fase pelatihan maupun pada fase
pengenalan untuk menghasilkan rangkaian
10
terbaik. Perbedaan penting dengan
mekanisme evolusi penuh adalah pada fase
pengenalan hanya EHW yang melakukan
proses evolusi untuk merekonfigurasi
rangkaiannya menyesuaikan dengan pola
baru yang belum dikenal pada fase pelatihan.
Artinya EHW yang melakukan pengenalan
sebagai backup ketika ART1 gagal
melakukan tugasnya.
Agar mekanisme SOHW ini dapat dicapai,
digunakan algoritma ART1 yang telah
dimodifikasi oleh [12] menjadi ART1m atau
ART1-modified sebagaimana ditampilkan
pada Gambar 10(a). Mekanisme evolusi tidak
penuh ini menampilkan mode operasi EHW
on-line atau instrinsik dimana evolusi
disimulasikan langsung pada hardware,
artinya EHW beradaptasi selaras dengan
perubahan lingkungan secara dinamis dan
mandiri. Proses ini ditampilkan pada
Gambar 10(b).
Gambar 10. (b) Mode evolusi penuh SOHW.
C. Keterbatasan
Adaptasi on-line mensyaratkan bahwa EHW
mampu merubah arsitektur rangkaiannya
ketika beroperasi pada lingkungan nyata. Di
samping itu, adaptasi on-line juga merupakan
proses incremental sehingga EHW harus
mampu menyimpan informasi rangkaian
sebelumnya untuk menurunkan keturunan
berikutnya tanpa arus mengulang proses dari
awal sebagaimana karakteristik EA yang
digunakan untuk mengevolusikan rangkaian.
Hal ini disebut juga dengan stability-
plasticity dilemma, permasalahan yang
pernah dihadapi JST sebelum ditemukannya
ART.
Dengan keterbatasan tersebut, proses evolusi
hardware pada umumnya dilakukan secara
off-line karena belum ditemukan suatu
mekanisme untuk mencegah munculnya
keturunan baru yang tidak lebih baik dari
induknya. Keturunan yang tidak baik akan
berdampak fatal pada rangkaian yang
diproduksinya atau lingkungan fisik dimana
ia dievolusikan secara on-line.
VI. KESIMPULAN
Dari studi literatur yang telah disampaikan di
atas dapat disimpulkan bahwa SOHW sangat
mungkin untuk diimplementasikan dengan
memadukan karakteristik menguntungkan
dari teknologi JST dan EHW. SOHW akan
sangat memberikan keuntungan bila ia
mampu melakukan evolusi secara on-line.
Adaptasi on-line tidak dapat dilakukan
dengan menggunakan EA yang diaplikasikan
pada EHW saat ini. Agar EHW mampu
melakukan adaptasi secara on-line,
permasalahan stability-plasticity atau ketidak
mampuan menyimpan informasi rangkaian
sebelumnya harus diatasi terlebih dulu. Salah
satu cara yang dapat dilakukan adalah
mengadopsi penyelesaian stability-plasticity
pada JST dan menerapkannya pada EHW
dengan metode-metode tertentu.
11
Referensi
[1] Busque, Martin, and Parizeau, Marc, A
Comparison of Fuzzy ARTMAP and Multilayer
Perceptron for Handwritten Digit Recognition, 31
October 1997, Computer Vision and Systems
Laboratory Universit e Laval, Sainte-Foy
(Quebec), Canada.
[2] Carpenter, Gail A., and Grossberg, Stephen, A
Massively Parallel Architecture for a Self-
Organizing Neural Pattern Recognition Machine,
Computer Vision, Graphics, and Image
Processing,1987, Volume 37, pp.54-115.
[3] Fausset, Laurene, Fundamentals of Neural
Networks: Architectures, Algorithms and
Applications, Prentice-Hall, New Jersey, USA,
1994, pp. 226-229.
[4] Gordon, Timothy W., and Bentley, Peter J., On
Evolvable Hardware, download tanggal 5
Desember 2006, pukul 13.28 WIB.
[5] Haykin, Simon, “Neural Networks: A
Comprehensive Foundation”, IEEE Computer
Society Press, USA, 1994.
[6] Iba, Hitoshi; Iwata, Masaya and Higuchi,
Tetsuya, Gate-level Evolvable Hardware:
Empirical Study and Application, Evolutionary
Algorithms in Engineering Applications, pp.259-
276, Springer-Verlag, 1997.
[7] Kim, Jin Hyung, “Neural Networks
Introduction”, CS679 Lecture Notes, Computer
Science Department, KAIS, Korea, 2003.
[8] Lindsey, Clark S., Neural Networks in
Hardware: Architectures, Products and
Applications, http://www.particle.kth.se/~lindsey/
HardwareNNWCourse/home.html, download
tanggal 24 Nopember 2006, pukul 16.15 WIB.
[9] Pérez-Uribe, Andrés and E. Sanchez, FPGA
Implementation of an Adaptable-Size Neural
Network, Proceeding of Sixth International
Conference on Artificial Neural Networks, 1996,
pp. 382-388, Springer-Verlag.
[10] Pérez-Uribe, Andrés and Sanchez, E., “Neural
network structure optimization through online
hardware evolution,” Proceedings of the World
Congress on Neural Networks (WCNN’96), 1996,
San Diego, CA, pp. 1041–1044.
[11] Schurmann, Felix; Steffen Hohmann;
Johannes Schemmel, and Karlheinz Meier,
Towards an Artificial Neural Network Framework,
Proceedings of the 2002 NASA/DOD Conference
on Evolvable Hardware (EH’02), 2002.
[12] Serrano-Gotarredona, Teresa and Linares-
Barrancon, Bernabé, A Modified ART1
Algorithms more suitable for VLSI
Implementations, Neural Networks, 13 November
1995.
[13] Sipper M., Goeke M, Mange D., Stauffer A.,
Sanchez E., and Tomassini M., The firefly
machine: Online evolware, Proceeding 1997 IEEE
Conference Evolutionary Computation (ICEC’97).
1997, Piscataway, NJ: IEEE, pp. 181–186.
[14] Trimberger S., Field Programmable Gate
Arrays, Kluwer Academic, Norwell, Mass., USA,
1992.
[15] Torresen, Jim, Evolvable Hardware as a New
Computer Architecture, http://folk.uio.no/jimtoer/
ssgrr2002_2.pdf, download tanggal 4 Desember
2006, jam 15.36 WIB.
[16] Yao, X., Evolving Artificial Neural
Networks, Proceedings of the IEEE, 7(9):1423-
1447, September 1999.
[17] Yao, Xin and Higuchi, Tetsuya, Promises and
Challenges of Evolvable Hardware, IEEE
Transactions on Systems, Man, and Cybernetics—
Part C: Applications and Reviews, Vol. 29, No. 1,
February 1999.
[18] Zhu, J. and Shutton, Peter, FPGA
Implementations of Neural Networks – a Survey of
a Decade of Progress, http://cat.inist.fr/
?aModele=afficheN&cpsidt=15509745, download
tanggal 4 Desember 2006, jam 15.35 WIB.
Arwin D.W.
Sumari meraih gelar S-
1 dari Teknik Elektro,
Institut Teknologi
Bandung (ITB),
Bandung, Indonesia
pada tahun 1996 dan
sekarang sedang
mengejar gelar S-2
bidang Teknik
Komputer di Sekolah
Teknik Elektro dan
Informatika (STEI), ITB, Bandung.
Dia juga seorang Perwira TNI AU lulusan
Akademi TNI Angkatan Udara (AAU),
Yogyakarta, Indonesia tahun 1991 dengan pangkat
terakhir Mayor Elektronika (Lek). Saat ini
berdinas di AAU sebagai Dosen di Departemen
Elektronika (Deplek) setelah sebelumnya
menangani Full Mission Simulator F-16A di
Lanud Iswahjudi, Magetan, Jawa Timur antara
tahun 1998-2005.
Mayor Lek Arwin pernah menjadi In Plant
Team Leader dan Software Engineer Simulator F-
16A di Thomson Training and Simulation Ltd.
(TT&SL), Crawley, United Kingdom pada tahun
1996-1997. Dia memegang beberapa kualifikasi
Simulator F-16A untuk System Administrator
(SA), Flight Simulator Maintenance Engineer
(FSME), Flight Simulator Instructor (FSI) dan
Visual Database Modeling Engineer (VDBM).
Dia juga pernah menjadi anggota Himpunan Ahli
Intelejensia Artifisial Indonesia (HAIAI) pada
tahun 1996. Mayor Lek Arwin D.W. Sumari
dapat dihubungi melalui alamat email
daemon00idaf@yahoo.com dan
then.must.win@hotmail.com atau kunjungi situs
pada alamat http://arwin91.tripod.com dan
http://simulator-tempur.tripod.com.
12