P. 1
Field Effect Transistors

Field Effect Transistors

|Views: 294|Likes:
Published by Dharmawan Setiadi

More info:

Categories:Types, School Work
Published by: Dharmawan Setiadi on Dec 01, 2011
Copyright:Attribution Non-commercial

Availability:

Read on Scribd mobile: iPhone, iPad and Android.
download as DOC, PDF, TXT or read online from Scribd
See more
See less

06/19/2014

pdf

text

original

DASAR ELEKTRONIKA

FIELD-EFFECT TRANSISTORS
BAB V

Oleh: DITYO KURNIAWAN I MADE SUTAMA I GEDE MADE SUGIRI ARNAWA

Jurusan Teknik Elektro Fakultas Teknik Universitas Udayana 2010

BAB

FieldEffect Transistors
5.1 PENDAHULUAN
efek transistor lapangan (FET) adalah perangkat terminal tiga digunakan untuk berbagai aplikasi yang cocok, untuk sebagian besar, orang-orang dari transistor BJT yang dijelaskan di Bab 3 dan 4. Meskipun ada perbedaan penting antara dua jenis perangkat, ada juga banyak kesamaan yang akan ditunjukkan pada bagian untuk mengikuti. Perbedaan utama antara kedua jenis transistor adalah fakta bahwa transistor BJT adalah perangkat yang dikendalikan saat ini seperti digambarkan dalam Gambar. 5.1A, sedangkan transistor JFET adalah perangkat yang dikendalikan tegangan seperti ditunjukkan pada Gambar. 5.1b. Dengan kata lain, yang saya saat ini C pada Gambar. 5.1A adalah fungsi langsung dari tingkat I B. Untuk FET yang arus saya akan menjadi fungsi dari tegangan V GS diterapkan pada rangkaian masukan seperti ditunjukkan pada Gambar. 5.1b. Dalam setiap kasus arus rangkaian output sedang dikontrol oleh parameter input circuit-satu kasus di tingkat arus dan dalam menerapkan tegangan lain.

Gambar 5.1 (a) Lancar-dikendalikan dan dikontrol amplifier b) tegangan (

Sama seperti ada transistor bipolar npn dan pnp, ada nchannel dan p-chan-pasukan penjaga perdamaian transistor efek medan. Namun, penting untuk diingat bahwa transistor BJT adalah perangkat bipolar-bi awalan-mengungkapkan bahwa tingkat konduksi adalah fungsi dari dua pembawa muatan, elektron dan lubang. FET adalah perangkat unipolar tergantung hanya pada salah satu elektron (nchannel) atau lubang (p-channel) konduksi.

Efek jangka-lapangan di nama yang dipilih membutuhkan penjelasan. Kita semua akrab dengan kemampuan magnet permanen untuk menarik pengajuan logam ke magnet tanpa perlu untuk kontak yang sebenarnya. Medan magnet dari magnet permanen telah menyelimuti serbuk dan menarik mereka untuk magnet melalui upaya pada bagian dari garis fluks magnet sesingkat mungkin. Untuk FET medan listrik yang dibentuk dengan adanya tuduhan bahwa akan mengontrol jalur konduksi output

sirkuit tanpa perlu untuk kontak langsung antara jumlah mengendalikan dan dikendalikan. Ada kecenderungan alami ketika memperkenalkan perangkat kedua dengan berbagai aplikasi yang mirip dengan yang telah diperkenalkan untuk membandingkan beberapa karakteristik umum dari salah satu dibandingkan yang lain. Salah satu karakteristik yang paling penting dari FET adalah impedansi masukan tinggi. Pada tingkat 1 sampai beberapa ratus megohms itu jauh melebihi tingkat resistansi masukan khas-konfigurasi transistor BJT karakteristik yang sangat penting dalam perancangan sistem linier amplifier ab ,. Di lain sisi transistor BJT memiliki kepekaan yang lebih tinggi banyak perubahan sinyal diterapkan. Dengan kata lain, variasi dalam output saat ini biasanya lebih banyak untuk BJTs dari FETs untuk perubahan yang sama pada tegangan yang diberikan. Untuk alasan ini, tegangan ac keuntungan khas untuk amplifier BJT adalah lebih banyak daripada FETs. Secara umum, suhu FETs lebih stabil daripada BJTs, dan FETs biasanya lebih kecil dalam konstruksi dari BJTs, membuat mereka sangat berguna dalam sirkuit terpadu (IC) chip. Karakteristik konstruksi beberapa FETs, bagaimanapun, dapat membuat mereka lebih sensitif terhadap penanganan dari BJTs. Dua jenis FETs akan diperkenalkan dalam bab ini: junction field-effect transistor (JFET) dan metal-oksida-semikonduktor transistor efek medan (-MOSFET). The kategori MOSFET lebih lanjut dipecah menjadi dan peningkatan tipe deplesi yang keduanya dijelaskan. Transistor MOSFET telah menjadi salah satu perangkat yang paling penting yang digunakan dalam desain dan konstruksi sirkuit terpadu untuk komputer digital dan termal Its. Stabilitas karakteristik umum lainnya membuatnya sangat populer di sirkuit desain komputer. Namun, sebagai elemen diskrit dalam wadah top-topi khas, hal itu harus ditangani dengan hati-hati (akan dibahas pada bagian selanjutnya). Setelah konstruksi dan karakteristik FET telah diperkenalkan, pengaturan biasing akan dibahas pada Bab 6. Analisis dilakukan dalam Bab 4 menggunakan transistor BJT akan membuktikan membantu dalam penurunan persamaan penting dan memahami hasil yang diperoleh untuk sirkuit FET.

Drs. Ian Munro Ross (depan) dan GC Dacey bersama-sama mengembangkan sebuah prosedur eksperimental untuk mengukur karakteristik dari transistor efek medan pada tahun 1955. (Courtesy of AT & T Archives.) Dr Ross Lahir: Southport, Inggris PhD Gonville dan Caius College, Cambridge University Presiden emeritus AT & T Bell Labs Fellow-IEEE, Anggota Dewan Ketua National Science-Komite Penasehat Nasional Dr Semikonduktor Dacey Lahir: Chicago, Illinois PhD California Institute of Technology Direktur Electronics Negara Riset-Solid di Bell Labs Wakil Presiden, Penelitian di Anggota IRE Corporation Sandia, Tau Beta Pi, Eta Kappa Nu

5.2 KONSTRUKSI DAN KARAKTERISTIK JFET
Sebagaimana ditunjukkan sebelumnya, JFET adalah perangkat terminal tiga dengan satu terminal yang mampu mengendalikan arus antara dua lainnya. Dalam diskusi kita tentang transistor transistor npn BJT bekerja melalui bagian utama dari bagian analisis dan desain, dengan bagian yang ditujukan untuk dampak penggunaan transistor pnp. Untuk transistor JFET the-saluran perangkat n akan muncul sebagai perangkat terkemuka, dengan paragraf dan bagian yang ditujukan untuk dampak menggunakan channel JFET-p. Pembangunan dasar-channel JFET n ditunjukkan pada Gambar. 5.2. Perhatikan bahwa bagian utama dari struktur ini adalah jenis material-n yang membentuk saluran antara lapisan tertanam-jenis bahan p. Bagian atas tipe saluran n dihubungkan melalui kontak ohmik ke terminal disebut sebagai drain (D), sedangkan ujung bawah dari bahan yang sama dihubungkan melalui

kontak ohmik ke terminal disebut sebagai sumber (S ). Kedua bahan tipe-p dihubungkan bersama dan ke (gate) terminal G. Pada dasarnya, oleh karena itu, menguras dan sumber tersambung ke ujung-jenis saluran n

dan pintu gerbang ke dua lapisan bahan tipe-p. Dalam tidak adanya potensi yang diterapkan JFET memiliki dua sambungan pn tidak berada di bawah kondisi-bias. Hasilnya adalah sebuah daerah deplesi pada setiap persimpangan seperti ditunjukkan pada Gambar. 5.2 yang mirip dengan daerah yang sama dari dioda di bawah kondisi-ada bias. Ingat juga bahwa suatu daerah deplesi adalah kekosongan wilayah pembawa bebas dan karena itu tidak dapat mendukung konduksi melewati kawasan ini.

Figure 5.2 Junction lapangan-efek transistor. (JFET)

Figure 5.3 Air analogi untuk mekanisme kontrol JFET.

Analogi jarang sempurna dan sewaktu-waktu bisa menyesatkan, tetapi analogi air Gambar. 5.3 tidak memberikan rasa untuk kontrol JFET di terminal gerbang dan kelayakan istilah diterapkan pada terminal perangkat. Sumber tekanan air bisa disamakan dengan tegangan yang diberikan dari drain ke sumber yang akan membentuk aliran air (elektron) dari keran (sumber). The "gerbang," melalui sinyal diterapkan (potensial), mengontrol aliran air (biaya) ke sebagai diperkenalkan di Gambar "." Saluran pembuangan dan terminal sumber berada pada ujung yang berlawanan dari n-channel. 5.2 karena terminologi didefinisikan untuk aliran elektron. VGS = 0 V, VDS Beberapa Nilai Positif Dalam Gambar. 5,4, tegangan positif V DS telah diterapkan di seluruh saluran dan pintu gerbang telah terhubung langsung ke sumber untuk menetapkan kondisi V GS = 0 V. Hasilnya adalah gerbang terminal dan sumber pada potensi yang sama dan suatu daerah deplesi pada akhir rendah tiap bahan-p mirip dengan distribusi-kondisi tidak bias Gambar. 5.2. Begitu tegangan V DD (= V DS) diterapkan, elektron akan ditarik ke terminal menguras, mendirikan arus konvensional saya D dengan arah yang ditetapkan dari Gambar. 5.4. Jalur aliran biaya jelas menunjukkan bahwa sumber arus dan mengalir adalah setara (I D = I S). Di bawah ketentuan yang tertera pada Gambar. 5,4, aliran biaya relatif tanpa hambatan dan terbatas hanya dengan perlawanan dari saluran-n antara drain dan source.

Depletion region

DT

+
n-channel

7™

DD

Figure 5.4

JFET di V GS =

0 V dan V DS > 0 V

Penting untuk dicatat bahwa daerah deplesi lebih luas di dekat bagian atas dari kedua jenis bahan p. Alasan untuk perubahan lebar daerah jauh lebih baik dijelaskan melalui bantuan Gambar. 5.5. Dengan asumsi perlawanan seragam di kanal-n, resistansi saluran dapat dipecah menjadi divisi muncul pada Gambar. 5.5. Saya saat ini D akan menetapkan tingkat tegangan melalui saluran tersebut seperti yang ditunjukkan pada gambar yang sama. Hasilnya adalah bahwa daerah atas dari bahan tipe-p akan menjadi reverse-bias oleh sekitar 1,5 V, dengan wilayah yang lebih rendah hanya reverse-bias sebesar 0,5 V. Ingat, bahwa operasi diode yang semakin besar bias mundur diterapkan , yang lebih luas wilayah penipisan-maka pembagian wilayah deplesi seperti ditunjukkan pada Gambar. 5.5. Fakta bahwa persimpangan PN adalah reverse-bias untuk panjang hasil saluran di pintu gerbang saat ini nol ampere seperti yang ditunjukkan pada gambar yang sama. Fakta bahwa saya G = 0 A adalah karakteristik penting dari JFET Sebagai tegangan V DS ditingkatkan dari 0 ke beberapa volt, arus akan meningkat sebagaimana ditentukan oleh hukum Ohm's dan plot I D versus V DS akan muncul sebagaimana ditunjukkan pada Gambar. 5.6. Para kelurusan relatif plot menunjukkan bahwa untuk wilayah nilai rendah V DS, resistensi pada dasarnya konstan. Sebagai DS V meningkat dan pendekatan tingkat yang disebut sebagai V P pada Gambar. 5.6, daerah deplesi dari Gambar. 5.4 akan memperluas, menyebabkan pengurangan nyata dalam lebar saluran. Jalur mengurangi konduksi menyebabkan perlawanan untuk meningkatkan dan kurva dalam grafik pada Gambar 5.6. Terjadi. Semakin horizontal kurva, semakin tinggi resistensi, menunjukkan bahwa perlawanan adalah mendekati "tak terbatas" ohm di wilayah horizontal. Jika DS V ditingkatkan ke tingkat di mana tampak bahwa dua daerah deplesi akan "menyentuh" seperti ditunjukkan pada Gambar. 5.7, kondisi yang disebut sebagai mencubitoff akan menghasilkan. Tingkat V DS yang menetapkan kondisi ini disebut sebagai tegangan-off mencubit dan dilambangkan dengan V P seperti ditunjukkan pada Gambar. 5.6. Pada kenyataannya, istilah pinch-off adalah keliru dalam hal itu menunjukkan saat ini saya D adalah mencubit off dan turun menjadi 0 A. Seperti ditunjukkan dalam Gambar. 5.6, bagaimanapun, ini hampir tidak terjadi - D I mempertahankan tingkat kejenuhan didefinisikan sebagai saya DSS pada Gambar. 5.6. Pada kenyataannya saluran yang sangat kecil masih ada, dengan arus kepadatan sangat tinggi. Fakta bahwa saya D tidak berhenti pada pinch-off dan mempertahankan tingkat kejenuhan ditunjukkan dalam Gambar. 5.6 diverifikasi oleh fakta berikut: Tidak adanya menguras saat ini akan menghilangkan kemungkinan tingkat potensi yang berbeda melalui saluran-bahan n untuk menetapkan berbagai tingkat bias reverse sepanjang pn. Hasilnya akan kehilangan wilayah distribusi penipisan yang menyebabkan mencubit-off di tempat pertama.

Figure 5.5 Memvariasikan reversebias potensi di persimpangan pn dari n-channel JFET.

Figure 5.6 versus V DS untuk GS V = 0

Figure 5.7 Pinch-off (V GS = 0 V, DS V = P V).

setelah V DS> V P JFET mempunyai karakteristik sumber arus. Seperti ditunjukkan dalam Gambar. 5.8, arus adalah tetap pada I D I = DSS, tetapi tegangan V DS (Untuk tingkat> V P) ditentukan oleh beban yang diterapkan. Pemilihan notasi I DSS berasal dari fakta bahwa itu adalah D hujan-untuk-S umber saat ini dengan koneksi Hort-sirkuit S dari gerbang ke sumber tersebut. Karena kami terus untuk mengetahui karakteristik dari perangkat kita akan menemukan: Saya DSS adalah drain maksimum saat JFET dan didefinisikan oleh kondisi Vgs = 0 V dan V DS > | V P |. Catatan pada Gambar. 5.6 bahwa V GS = 0 V untuk seluruh panjang kurva. Beberapa paragraf berikutnya akan menjelaskan bagaimana karakteristik Gambar. 5.6 dipengaruhi oleh perubahan tingkat V GS. V GS <0 V Tegangan dari gerbang ke sumber, dinotasikan V GS, adalah tegangan pengendali JFET tersebut. Sama seperti berbagai kurva untuk saya C versus V CE didirikan untuk berbagai tingkat I B untuk transistor BJT, kurva I D versus V DS untuk berbagai tingkat V GS dapat dikembangkan untuk JFET tersebut. Untuk perangkat n-channel mengendalikan tegangan V GS dibuat lebih dan lebih negatif dari yang V GS = 0 V tingkat. Dengan kata lain, terminal gerbang akan ditetapkan pada tingkat potensial rendah dan lebih rendah dibandingkan dengan sumber. Dalam Gambar. 5.9 tegangan negatif -1 V telah diterapkan antara terminal gerbang dan sumber untuk tingkat rendah V DS. Pengaruh-negatif bias diterapkan V GS adalah untuk membangun daerah deplesi serupa dengan yang diperoleh dengan V GS = 0 V tapi di tingkat bawah V DS,. Oleh karena itu hasil dari menerapkan bias negatif ke gerbang ini adalah untuk mencapai tingkat kejenuhan di tingkat yang lebih rendah V DS seperti ditunjukkan pada Gambar. 5.10 untuk V GS = - 1 V. tingkat kejenuhan yang dihasilkan untuk saya D telah berkurang dan bahkan akan terus menurun sebagai V GS dibuat lebih dan lebih negatif. Perhatikan juga pada gambar. 5.10 bagaimana tegangan pinchoff terus penurunan secara parabolik sebagai V GS menjadi lebih dan lebih negatif. Akhirnya, V GS ketika V GS = - V P akan cukup negatif untuk membentuk suatu tingkat kejenuhan yang pada dasarnya adalah 0 mA, dan untuk semua tujuan praktis perangkat ini telah "dimatikan." Secara ringkas:
Figure 5.8 Sumber arus setara
untuk V GS = 0 V, V D S> P V.

9D '

+

Figure 5. Penerapan tegangan
negatif ke pintu gerbang suatu JFET.

G VDS > 0 V

VGS = –1 V

IDDS/ P
V

(V)

VP (for VGS = 0 V) Figure 5.10

n-Channel JFET characteristics with IDSS

= 8 mA and VP = —4 V

Tingkat V GS yang mengakibatkan saya D = 0 mA didefinisikan oleh V GS = V dengan P V menjadi tegangan negatif untuk channel perangkat n dan tegangan positif untuk-channel JFET p.
P,

Di lembar spesifikasi kebanyakan-off tegangan mencubit ditentukan sebagai V GS (o ff) daripada V P. Sebuah lembaran spesifikasi akan ditinjau kemudian dalam bab ini ketika elemen-elemen utama keprihatinan telah diperkenalkan. Wilayah di sebelah kanan dari lokus pinch-off Gambar. 5.10 adalah wilayah biasanya digunakan dalam amplifier linear (amplifier dengan distorsi minimum sinyal diterapkan) dan umumnya disebut sebagai arus, kejenuhan-konstan, atau wilayah amplifikasi linier. Tegangan-Controlled Resistor Wilayah ini di sebelah kiri dari lokus pinch-off Gambar. 5.10 disebut sebagai tegangan-dikendalikan ketahanan wilayah atau ohmik. Di daerah ini JFET sebenarnya bisa digunakan sebagai variabel resistor (mungkin untuk sistem mendapatkan kontrol otomatis) yang resistensi dikendalikan oleh tegangan gerbang-untuk-sumber diterapkan. Catatan pada Gambar. 5.10 bahwa kemiringan kurva masingmasing dan oleh karena perlawanan dari perangkat antara drain dan source untuk V DS <V P adalah fungsi dari V GS tegangan yang diberikan. Pada V GS menjadi lebih dan lebih negatif, kemiringan kurva masing-masing menjadi lebih dan lebih horizontal, sesuai dengan tingkat resistensi meningkat. persamaan berikut ini akan memberikan pendekatan pertama yang baik dengan tingkat ketahanan dari segi tegangan yang diberikan

(5.1) dimana r o adalah resistansi dengan V GS = 0 V dan r d resistansi pada tingkat tertentu Untuk channel JFET dengan o r n sama dengan 10 KH (V GS = 0 V, V P = -6 V), Persamaan. (5.1) akan menghasilkan 40 KH di V GS = - 3 V.

p-Channel Devices
The-channel JFET p dibangun secara persis sama dengan-saluran perangkat n Gambar. 5.2, tetapi dengan pembalikan-dan n-jenis bahan p seperti ditunjukkan pada Gambar. 5.11.

IDDS/VP

Figure 5.11 p-Channel JFET.

Arah saat pasti terbalik, seperti polaritas aktual untuk tegangan V GS dan V DS,. Untuk p-channel perangkat saluran tersebut akan menyempit dengan meningkatkan tegangan positif dari gerbang ke sumber dan notasi-subscript ganda untuk V DS akan menghasilkan tegangan negatif untuk V DS terhadap karakteristik Gambar. 5.12, yang memiliki saya DSS dari 6 mA dan tegangan-off sejumput V GS = + 6 V. Jangan biarkan tanda minus untuk V DS membingungkan Anda. Mereka hanya menunjukkan bahwa sumber berada pada potensial lebih tinggi daripada sia-sia.

Figure 5.12 p-Channel karakteristik JFET dengan I DSS = 6 mA dan V P = + 6 V

Catatan pada tingkat tinggi V DS bahwa kurva tiba-tiba naik ke tingkat yang tampaknya tak terbatas. Kenaikan vertikal merupakan indikasi bahwa telah terjadi kerusakan dan arus melalui saluran (dalam arah yang sama seperti biasanya dihadapi) sekarang terbatas hanya oleh rangkaian eksternal. Meskipun tidak muncul pada Gambar. 5.10 untuk perangkat n-channel, yang mereka lakukan terjadi karena saluran-perangkat n jika tegangan yang cukup diterapkan. Kawasan ini dapat dihindari jika tingkat max DS V dicatat pada lembar spesifikasi dan desain sedemikian rupa sehingga tingkat sebenarnya V DS adalah kurang dari nilai ini untuk semua nilai V GS.

IDDS/ P
V

Simbol
Simbol grafis untuk saluran-n dan-channel JFET p disajikan dalam Gambar. 5.13. Perhatikan bahwa panah mengarah di-channel untuk perangkat n Gambar. 5.13a untuk mewakili arah di mana saya G akan mengalir jika persimpangan pn yang maju-bias. Untuk perangkat p-channel (Gbr. 5.13b) satu-satunya perbedaan dalam simbol adalah arah panah.

Figure 5.13 JFET simbol: (a) nchannel, (b) p-channel.

Ringkasan Sejumlah parameter penting dan hubungan diperkenalkan di bagian ini. Beberapa yang akan muncul sering dalam analisis ini untuk mengikuti bab ini dan berikutnya untuk-channel JFET n adalah sebagai berikut: Arus maksimum didefinisikan sebagai saya DSS dan terjadi ketika V GS = 0 V dan V DS > | V P | seperti ditunjukkan pada Gambar 5.14a.. Untuk-untuk-sumber tegangan V GS gerbang kurang dari (lebih negatif) daripada pinch-off tingkat, drain saat ini 0 A (I D = 0 A) yang muncul dalam Gambar. 5.14b. Untuk semua tingkat V GS antara 0 V dan-off tingkat mencubit, arus I D akan berkisar antara Aku DSS dan 0 A, masing-masing, yang dikaji oleh Gambar. 5.14c. Untuk-channel JFET p daftar serupa dapat dikembangkan.
VGG VP V
S

VGS = – VGG G
D D P

=0V

≥ VP
(b)

(a)

VP

≥ VGG ≥ 0 V

(c)

Figure 5. 14 (a) V GS = 0 V,
Aku D = I DSS; (b) cutoff (I D = 0 A V) GS kurang dari tingkat-off mencubit, (c) I D ada antara 0 A dan saya DSS untuk V GS kurang dari atau sama dengan 0 V dan lebih besar daripada tingkat-off mencubit.

V
DD

IDDS/VP

5.3 TRANSFER KARAKTERISTIK
Penurunan
Untuk transistor BJT output saat ini saya C dan masukan pengendalian arus I B yang terkait dengan beta, yang dianggap konstan untuk analisis yang akan dilakukan. Dalam bentuk persamaan,

disediakan, dengan

vertikal

Dalam Persamaan. (5.2) hubungan linear ada antara aku C dan aku B. Double tingkat I B dan aku C akan meningkat dengan faktor dua juga. Sayangnya, hubungan linier tidak ada antara dan input jumlah output dari suatu JFET. Hubungan antara I D dan V GS didefinisikan oleh persamaan Shockley's:control variable

(5.3) Constants Istilah persamaan kuadrat akan menghasilkan hubungan nonlinier antara I D dan V GS, menghasilkan kurva yang tumbuh secara eksponensial dengan menurunnya magnitudo V GS. Untuk analisis dc yang akan dilakukan dalam Bab 6, daripada matematis pendekatan grafis pada umumnya akan lebih langsung dan lebih mudah untuk diterapkan. Pendekatan grafis, bagaimanapun, akan membutuhkan sebidang Persamaan variabel. (5.3) untuk mewakili perangkat dan sebidang jaringan persamaan yang berhubungan sama. Solusinya didefinisikan oleh titik persimpangan dari dua kurva. Penting untuk diingat ketika menerapkan pendekatan grafis yang karakteristik perangkat akan terpengaruh oleh jaringan di mana perangkat digunakan. Persamaan jaringan mungkin berubah seiring dengan persimpangan antara dua kurva, tetapi kurva transfer yang didefinisikan oleh Persamaan. (5.3) tidak terpengaruh. Secara umum, oleh karena itu: Karakteristik transfer didefinisikan oleh itu persamaan Shockley tidak terpengaruh oleh jaringan di mana perangkat digunakan.. Kurva transfer dapat diperoleh dengan menggunakan persamaan Shockley's atau dari karakteristik output Gambar5.10. Dalam Gambar. 5,15 dua grafik yang
ID (mA)
, i ID (mA)

William Bradford Shockley (19101989), co-penemu transistor pertama dan perumus dari "efek medan" teori yang digunakan dalam pengembangan transistor dan FET. (Courtesy of AT & T Archives.) Lahir: London, Inggris PhD Harvard, 1936 Kepala, Fisika transistor Departemen-Bell Laboratories Presiden, Shockley Transistor Corp Poniatoff Guru Besar Engineering Science di Stanford University Hadiah Nobel dalam fisika pada tahun 1956 dengan Drs. Brattain dan Bardeen

=0V

= –1 V

VGS = -2 V VGS = -3 V "/ VGS =-4V
V DS

Figure 5.15 Obtaining the transfer curve from the drain characteristics.

scaling di milliamperes untuk grafik masing-masing. Salah satunya adalah sebidang ID versus V DS, sementara yang lain adalah aku D versus Vgs. Menggunakan karakteristik menguras di sebelah kanan dari "y" sumbu, garis horizontal dapat ditarik dari daerah saturasi dari kurva dinotasikan Vgs = 0 V ke D I sumbu. Tingkat saat ini dihasilkan untuk kedua grafik adalah aku DSS . Titik persimpangan di D I versus kurva Vgs akan ditunjukkan sejak sumbu vertikal didefinisikan sebagai Vgs = 0 V. Dalam peninjauan: Ketika V GS = 0 V, I D = I DSS. Ketika V G S = V P = -4 V, drain saat ini adalah nol milliamperes, menentukan titik lain pada kurva transfer. Yaitu: Ketika V GS = V P, saya D = 0 mA. Sebelum melanjutkan, penting untuk menyadari bahwa karakteristik menguras berhubungan satu output (atau drain) kuantitas output lain (atau drain) kuantitas-kedua sumbu didefinisikan oleh variabel di wilayah yang sama karakteristik perangkat. Karakteristik pemindahan plot dengan keluaran (atau drain) saat ini versuspengendalian kuantitas input. Ada karena itu "langsung" transfer dari input ke variabel output ketika menggunakan kurva di sebelah kiri Gambar. 5.15. Jika hubungan itu linier, plot ID versus Vgs akan menghasilkan garis lurus antara I DSS dan VP,. Namun kurva parabolik akan mengakibatkan karena jarak vertikal antara tangga Vgs pada karakteristik menguras Gambar. 5,15 menurun terasa sebagai Vgs menjadi lebih dan lebih negatif. Bandingkan jarak antara Vgs = 0 V dan Vgs = - 1 V itu antara Vgs = - 3 V dan mencubit-off. Perubahan Vgs adalah sama, namun perubahan mengakibatkan Id cukup berbeda. Jika sebuah garis horisontal ditarik dari = Vgs - V kurva 1 ke D saya sumbu dan kemudian meluas ke sumbu lainnya, poin lain pada kurva transfer dapat berada. Perhatikan bahwa Vgs = _ 1 V pada sumbu bawah kurva transfer dengan I D = 4,5 mA. Catatan dalam definisi I D di Vgs = 0 V dan - 1 V bahwa tingkat saturasi I D dipekerjakan dan wilayah ohmik diabaikan. Melanjutkan dengan Vgs = - 2 V dan - 3 V, kurva transfer dapat diselesaikan D. Ini adalah transfer kurva I versus Vgs yang akan menerima penggunaan yang berkepanjangan dalam analisis Bab 6 dan bukan karakteristik menguras Gambar. 5.15. Beberapa paragraf berikutnya akan memperkenalkan efisien, metode cepat merencanakan Id versus Vgs diberikan hanya tingkat I DSS dan VP dan's persamaan Shockley.

Menerapkan's Persamaan Shockley
Kurva transfer Gambar. 5,15 juga dapat diperoleh secara langsung dari Shockley's persamaan (5.3) hanya diberikan nilai I DS S dan V P. Tingkat I DS S dan V P menentukan batas-batas kurva pada kedua sumbu dan hanya meninggalkan perlunya mencari titik tengah plot sedikit. Validitas Persamaan. (5.3) sebagai sumber kurva transfer Gambar. 5,15 yang terbaik ditunjukkan dengan memeriksa beberapa tingkat tertentu satu variabel dan menemukan tingkat hasil yang lain sebagai berikut: Mengganti Vgs = 0 V memberikan

Mengganti V GS = P V menghasilkan

Untuk karakteristik menguras Gambar. 5.15, jika kita mengganti V GS = -1 V,

seperti ditunjukkan pada Gambar. 5.15. Perhatikan perawatan diambil dengan tandatanda negatif untuk V GS dan VPin perhitungan di atas. Hilangnya salah satu tanda akan menghasilkan hasil yang keliru sama sekali. Harus jelas dari atas yang diberikan saya DSS dan VP (seperti yang biasanya disediakan pada lembar spesifikasi) tingkat I D dapat ditemukan untuk setiap tingkat Vgs,. Sebaliknya dengan menggunakan aljabar dasar kita dapat memperoleh [dari Persamaan. (5.3)] persamaan untuk tingkat dihasilkan Vgs untuk tingkat tertentu saya D. Derivasi ini cukup lurus ke depan dan akan mengakibatkan (5.6)

Mari kita uji Persamaan. (5.6) dengan mencari tingkat V GS yang akan menghasilkan menguras arus 4,5 mA untuk perangkat dengan karakteristik Gambar. 5.15. VGS = —4 V 1 — = -4 V (1 - V0.5625) = -4 V (1 - 0,75) = pengganti dalam perhitungan di atas dan /4.5 mA 8 mA -4 V (0.25) = - 1 V sebagai diverifikasi oleh Fig. 5.15.

Metode steno
Karena kurva transfer harus diplot begitu sering, akan cukup menguntungkan untuk memiliki metode singkatan untuk merencanakan kurva di paling, efisien cara tercepat tetap menjaga tingkat akurasi yang dapat diterima. Bentuk dari Persamaan. (5.3) adalah sedemikian rupa sehingga tingkat tertentu Vgs akan menghasilkan tingkat I D yang bisa diingat untuk menyediakan plot titik-titik yang dibutuhkan untuk membuat sketsa kurva transfer. Jika kita tentukan Vgs menjadi satu-setengah pinch-off nilai VP, tingkat yang dihasilkan I D akan menjadi berikut, sebagaimana ditentukan oleh's persamaan Shockley:

IDDS/ P
V

(5.7) dan Sekarang penting untuk menyadari bahwa Persamaan. (5.7) tidak untuk tingkat tertentu V P. Ini adalah persamaan umum untuk setiap tingkat V P selama V GS = VP / 2. Hasilnya menetapkan bahwa drain saat ini akan selalu menjadi satu-keempat dari tingkat kejenuhan saya DSS selama sebagai pintu gerbang ke sumber tegangan-adalah satusetengah-off nilai cubitan. Perhatikan tingkat I D untuk GS V = VP / 2 V = -4 / 2 = - 2 V pada Gambar. 5.15 Jika kita memilih aku D = I DSS / 2 dan pengganti ke Persamaan. (5.6), kita menemukan bahwa

Poin tambahan dapat ditentukan, tetapi kurva transfer dapat membuat sketsa pada tingkat yang memuaskan akurasi hanya menggunakan plot poin empat yang didefinisikan di atas dan ditinjau pada Tabel 5.1. Bahkan, dalam analisis Bab 6, maksimum empat poin plot digunakan untuk sketsa kurva transfer. Pada kesempatan yang paling menggunakan titik plot hanya ditentukan oleh G V S = V P / 2 dan sumbu persimpangan di I DS S dan V P akan memberikan kurva yang cukup akurat untuk perhitungan yang paling.

CONTOH 5.1

Sketsa kurva transfer yang didefinisikan oleh I DSS = 12 mA dan VP = -6 V. Solusi Dua plot poin didefinisikan oleh dan

IDSS = 12 mA ID = 0 mA

and and VGS = 0 V VGS= VP

Pada V G S = VP / 2 = - 6 V / 2 = - 3 V menguras saat ini akan ditentukan oleh I D = IDSS / 4 = 12 mA / 4 = 3 mA DSS. Pada aku D = I / 2 = 12 mA / 2 = 6 mA gerbang ke sumber tegangan-ditentukan oleh V G S = 0,3 VP = 0.3 (-6 V) = -1,8 V. Semua plot poin empat baik didefinisikan pada Gambar. 5.16 dengan kurva transfer selesai.

IDDS/VP

Figure 5.16 Transfer curve for Example 5.1.

CONTOH 5.2

Untuk-saluran perangkat p's persamaan Shockley (5.3) masih dapat diterapkan persis seperti yang muncul. Dalam hal ini, baik V P dan V GS akan menjadi positif dan kurva akan bayangan cermin dari kurva transfer yang diperoleh dengan saluran-n dan nilai batas yang sama. Sketsa kurva transfer untuk channel perangkat p dengan I DSS Solusi Pada = V P Vgs / 2 = 3 V / 2 = 1,5 V, I D = Aku D ss / 4 = 4 mA / 4 = 1 mA D. Pada Saya = IDSS / 2 = 4 mA / 2 = 2 mA, Vgs = 0.3VP = 0.3 (3 V) = 0,9 V. Kedua plot poin muncul dalam Gambar. 5.17 bersama dengan titik yang didefinisikan oleh I DSS dan VP. .
=

4 mA dan VP = 3 V.

Figure 5.17 Transfer kurva untuk perangkat saluran-p dari Contoh

5.2.

5.4 SPESIFIKASI KONSOLIDASI (JFET)
Meskipun isi umum dari lembaran spesifikasi bisa bervariasi dari minimum mutlak untuk sebuah layar luas grafik dan grafik, ada beberapa parameter fundamental yang akan diberikan oleh semua produsen. Beberapa yang paling penting adalah dibahas dalam paragraf berikut. Lembar spesifikasi untuk n-channel JFET 2N5457 yang diberikan oleh Motorola disediakan sebagai Gb. 5,18. 223

IDDS/ P
V

Figure 5.18 2N5457 Motorola n-channel JFET.

Maksimum Ratings Daftar rating maksimum biasanya muncul pada awal lembar spesifikasi, dengan tegangan maksimum antara terminal khusus, tingkat arus maksimum, dan tingkat disipasi daya maksimum perangkat. Tingkat maksimum yang ditetapkan untuk V DS dan V DG tidak boleh melebihi pada setiap titik dalam operasi desain perangkat. Sumber diterapkan V DD dapat melebihi tingkat ini, tetapi tingkat aktual tegangan antara terminal-terminal ini tidak boleh melebihi tingkat yang ditentukan. Setiap desain yang baik akan

IDDS/VP
cobalah untuk menghindari tingkat dengan margin keselamatan yang baik. Sebaliknya istilah dalam Vgsr mendefinisikan tegangan maksimum dengan sumber positif sehubungan dengan pintu gerbang (seperti biasanya bias untuk channel perangkat n) sebelum breakdown akan terjadi. Pada beberapa lembar spesifikasi ini disebut sebagai BV DSS-the reakdown B oltage V dengan hujan D-umber S S horted (V DS = 0 V). Meskipun biasanya dirancang untuk beroperasi dengan I G = 0 mA, jika dipaksa untuk menerima sebuah gerbang saat itu bisa menahan 10 mA sebelum kerusakan akan terjadi. Perangkat disipasi total pada 25 ° C (suhu ruang) adalah kekuatan maksimum perangkat dapat menghilang dalam kondisi operasi normal dan didefinisikan oleh
PD = VDSID

(5.9)
Figure 5.19 Top-hat container and terminal identification for a pchannel JFET.

Perhatikan kesamaan dalam format dengan persamaan disipasi daya maksimum transistor BJT. Faktor derating dibahas secara rinci dalam Bab 3, tapi untuk saat ini mengakui bahwa mW 2,82 / ° peringkat C mengungkapkan bahwa peringkat disipasi berkurang mW 2,82 untuk setiap peningkatan suhu 1 ° C di atas 25 ° C

Karakteristik listrik
Karakteristik listrik meliputi tingkat V P dalam KARAKTERISTIK OFF dan saya S DS di ON KARAKTERISTIK. Dalam hal ini V P = Vgs (o ff) memiliki jangkauan dari -0,5 ke -6,0 V dan I DSS dari 1 sampai 5 mA. Kenyataan bahwa kedua akan bervariasi dari perangkat ke perangkat dengan identifikasi papan nama yang sama harus dipertimbangkan dalam proses desain.. Lainnya yang kuantitas dimaksud dalam ketentuan yang tertera dalam tanda kurung The-sinyal karakteristik kecil dibahas dalam Bab 9.

Kasus Konstruksi dan Identifikasi Terminal
This particular JFET has the appearance provided on the specification sheet of Fig. 5.18. The terminal identification is also provided directly under the figure. JFETs are also available in top-hat containers, as shown in Fig. 5.19 with its terminal identification.

Operating Region
Lembar spesifikasi dan kurva ditentukan oleh tingkat pinch-off pada setiap tingkat V GS menentukan wilayah operasi untuk amplifikasi linear pada karakteristik saluran seperti ditunjukkan pada Gambar. 5.20. Ohmik Daerah mendefinisikan nilai minimum diperbolehkan V DS pada setiap tingkat V GS, dan V max DS menentukan nilai maksimum untuk pa ini-

Figure 5.20 Normal operating region for linear amplifier design.

IDDS/ P
V

rameter. The saturation current IDSS is the maximum drain current, and the maximum power dissipation level defines the curve drawn in the same manner as described for BJT transistors. The resulting shaded region is the normal operating region for amplifier design.

5.5 INSTRUMENTASI
Ingat dari Bab 3 bahwa instrumen dipegang tangan yang tersedia untuk mengukur tingkat / 3dc untuk transistor BJT. instrumentasi serupa tidak tersedia untuk mengukur tingkat I dan VP,. Namun pelacak kurva diperkenalkan untuk transistor BJT juga dapat DSS menampilkan menguras karakteristik dari transistor JFET melalui pengaturan yang tepat dari berbagai kontrol. Skala vertikal (di milliamperes) dan skala horisontal (dalam volt) telah diatur untuk menyediakan suatu tampilan yang penuh karakteristik, seperti ditunjukkan pada Gambar. 5.21. Untuk JFET Gambar. 5.21, each vertical division (in centimeters) reflects a 1-mA change in I C while each horizontal division has a value of 1 V. The step voltage is 500 mV/step (0.5 V/step), revealing that the top curve is defined by Vgs = 0 V and the next curve down —0.5 V for the n- channel device. Using the same step voltage the next curve is —1 V, then —1.5 V, and finally —2 V. By drawing a line from the top curve over to the I D axis, the level of I DSS can be estimated to be about 9 mA. The level of VP can be estimated by noting the Vgs value of the bottom curve and taking into account the shrinking distance between curves as Vgs becomes more and more negative. In this case, VPis certainly more negative than —2 V and perhaps VP is close to —2.5 V. However, keep in mind that the Vgs curves contract very quickly as they approach the cutoff condition, and perhaps VP = — 3 V is a better choice. Ini

IDSS ≅ 9 mA

VGS = 0 V

XJ

VGS = –0.5 V VGS = –1 V VGS = –1.5 V VGS = –2 V VP ≅-3V

Vertical Sens.

1 mA
per div. Horizontal Sens.

IDSS = 4.5 mA 2 (VGS = –0.9 V)

1V
per div.

1 mA div

1V div Figure 5.21 Drain characteristics for a 2N4416 JFET transistor as displayed on a curve
tracer.

Juga harus dicatat bahwa langkah kontrol diatur untuk langkah tampilan 5, membatasi kurva ditampilkan untuk Vgs = 0, -0,5, - 1, -1,5, dan - 2 V. Jika pengendalian langkah telah meningkat menjadi 10, tegangan per langkah bisa dikurangi menjadi 250 mV = 0.25 V dan kurva untuk Vgs = -2,25 V akan dimasukkan serta kurva tambahan antara setiap langkah Gambar. 5.21. The Vgs = -2,25 kurva V akan mengungkapkan seberapa cepat kurva yang mendekati satu sama lain untuk tegangan langkah yang sama. Untungnya, tingkat VP dapat diperkirakan dengan tingkat akurasi yang wajar hanya dengan menerapkan suatu kondisi yang muncul dalam Tabel 5.1. kemudian Vgs = 0,3 VP. Untuk karakteristik Gambar. 5.21, I D = I DSS /2 = 9 mA/2 = 4.5 mA, dan sebagaimana terlihat dari Gambar. 5.21 tingkat yang sesuai Vgs adalah sekitar -0,9 V. Dengan menggunakan informasi ini kita menemukan bahwa VP = Vgs / 0. 3 = — 0.9 V/0.3 = — 3 V, yang akan menjadi pilihan kami untuk perangkat ini. Using this value we find that at Vgs = — 2 V, Dengan menggunakan nilai ini kita menemukan bahwa pada Vgs = - 2 V,
ID IDSS

(1

-

J
G

= 9 mA11 — = 1 mA seperti yang didukung oleh Gambar. 5.21.

2V 2
3V

persamaan Shockley akan mengakibatkan aku D = 0,25 mA, dengan V P = - 3 V jelas mengungkapkan seberapa cepat kontrak kurva dekat VP dari. Pentingnya dari parameter g m dan bagaimana hal itu ditentukan karakteristik Gambar. 5.21 are described in Chapter 8 when small-signal ac conditions are examined. 5,21 dijelaskan dalam Bab 8 ketika kecil-sinyal kondisi ac diperiksa.

5.6 PENTING HUBUNGAN
Sejumlah persamaan karakteristik operasi penting dan telah diperkenalkan di beberapa bagian terakhir yang penting bagi analisis untuk mengikuti untuk konfigurasi dan ac dc. Dalam upaya untuk mengisolasi dan menekankan pentingnya, mereka diulang bawah sebelah persamaan yang sesuai untuk transistor BJT. Persamaan JFET yang ditetapkan untuk konfigurasi Gambar. 5.22a, sedangkan persamaan BJT berhubungan dengan Gambar. 5.22b.

Figure 5.22 (a) JFET versus (b) BJT.

IDDS/ P
V

Sebuah pemahaman yang jelas tentang dampak dari masing-masing persamaan di atas adalah latar belakang cukup untuk pendekatan yang paling kompleks konfigurasi dc. Ingat bahwa VBE = 0,7 V sering menjadi kunci untuk memulai analisa konfigurasi BJT. Demikian pula kondisi IG = 0 A adalah sering titik awal untuk analisis konfigurasi JFET. Untuk konfigurasi BJT, B saya biasanya parameter pertama yang ditentukan. Untuk JFET, itu biasanya Vgs.. Jumlah kesamaan antara analisis dan dc BJT JFET konfigurasi akan menjadi sangat jelas dalam Bab 6

5.7 DEPLESI-JENIS MOSFET
Seperti disebutkan dalam bab pendahuluan, ada dua jenis FETs: dan MOS-FETs. JFET MOSFET yang selanjutnya dipecah menjadi tipe deplesi dan tipe perangkat tambahan untuk. Istilah Menipisnya dan peningkatan dasar mereka menentukan mode operasi, sementara label MOSFET berdiri metal- oxide-semiconductor-field- effect t ransistor. Karena ada perbedaan karakteristik dan pengoperasian setiap jenis MOSFET, mereka akan dibahas dalam bagian terpisah. Pada bagian ini kita memeriksa tipe MOSFET deplesi yang terjadi memiliki karakteristik mirip dengan suatu JFET antara cutoff dan saturasi di I DSS tetapi kemudian memiliki fitur tambahan karakteristik yang meluas ke daerah polaritas berlawanan untuk Vgs.

Konstruksi Dasar

Sebuah lempengan-jenis bahan p terbentuk dari basis silikon dan disebut sebagai substrat. Ini adalah fondasi yang perangkat akan dibangun. In some cases the substrate is internally connected to the source terminal. Dalam beberapa kasus substrat secara internal dihubungkan ke terminal sumber. Namun, perangkat diskrit yang menyediakan terminal tambahan berlabel SS, mengakibatkan perangkat terminal empat, seperti yang muncul pada Gambar. 5.23. 5.23. Dan menguras sumber terminal terhubung melalui kontak logam ke-doped daerah n dihubungkan oleh saluran-n seperti yang ditunjukkan pada gambar. Pintu gerbang juga tersambung ke permukaan bidang kontak logam tetapi tetap terisolasi dari saluran-n oleh silikon dioksida yang sangat tipis (SiO 2) lapisan. ( SiO 2 adalah jenis tertentu isolator disebut sebagai dielektrik yang menentukan menentang (seperti diungkapkan oleh

Figure 5.23 n-Channel MOSFET tipe deplesi.

IDDS/VP awalan di) listrik di dalam medan dielektrik bila terkena ke eksternal lapangan. menerapkan Fakta bahwa SiO 2 lapisan lapisan isolasi mengungkapkan fakta berikut: Tidak ada sambungan listrik langsung antara terminal gerbang dan saluran MOSFET. Sebagai tambahan: Ini adalah lapisan isolasi SiO 2 dalam pembangunan MOSFET yang bertanggung jawab atas masukan impedansi tinggi sangat diinginkan perangkat. Bahkan, resistansi input MOSFET sering bahwa dari JFET khas, meskipun impedansi masukan dari JFET paling cukup tinggi untuk sebagian besar aplikasi. Input impedansi tinggi sangat terus mendukung sepenuhnya kenyataan bahwa arus gerbang (I G ) pada dasarnya adalah nol ampere untuk-bias dc konfigurasi. Alasan untuk logam-oksida-semikonduktor FET label sekarang cukup jelas: untuk drain, sumber, dan gerbang koneksi logam ke permukaan yang benar-khususnya, terminal gerbang dan kontrol yang akan ditawarkan oleh luas permukaan kontak , oksida untuk isolasi lapisan silikon dioksida, dan semikonduktor untuk struktur dasar di mana-n dan tipe-p daerah yang tersebar. Lapisan isolasi antara gerbang dan saluran telah menghasilkan nama lain untuk perangkat: diisolasi-gate FET atau IGFET, walaupun label ini digunakan kurang dan kurang dalam literatur saat ini.

Operasi Dasar dan Karakteristik
Dalam Gambar 5.24 gerbang ke sumber tegangan-diatur ke nol volt dengan koneksi langsung dari satu terminal ke yang lain, dan tegangan V DS diterapkan di-to-source terminal drain. Hasilnya adalah daya tarik bagi potensi positif pada saluran pembuangan oleh elektron bebas dari saluran-n dan saat ini mirip dengan yang ditetapkan melalui saluran JFET tersebut. In fact, the resulting current with V GS = 0 V continues to be labeled I D ss, as shown in Fig. Bahkan, yang dihasilkan saat ini dengan V GS = 0 V terus diberi label saya ss D, seperti ditunjukkan pada Gambar. 5.25.

Figure 5. n-Channel MOSFET tipe deplesi dengan V GS = 0 V dan tegangan yang
diterapkan V DD.

IDDS/ P
V

k

D

= –2 V

Depletion mode

Enhancement mode
DSS

VGS = 0 V

VGS = -1 V

VGS=VP

'GS

= -3 V 2

-4 V

5V
/

-6 -5 -4 -3 -2\-1 0
P _P 0.3VP

ID (mA)

2 Figure 5.25

Tiriskan dan transfer karakteristik untuk MOSFET tipe deplesi kanal-n.

Dalam Gambar. 5.26, Vgs telah ditetapkan pada tegangan negatif seperti - 1 V. Potensi negatif di pintu gerbang akan cenderung tekanan elektron menuju substrat tipe-p (seperti biaya mengusir) dan menarik lubang dari tipe substrat p (berlawanan biaya menarik) seperti ditunjukkan pada Gambar. 5.26. Tergantung pada besarnya bias negatif didirikan oleh Vgs, tingkat rekombinasi antara elektron dan lubang akan terjadi yang akan mengurangi jumlah elektron bebas dalam saluran-n tersedia untuk konduksi. The more negative the bias, the higher the rate of recombination. Semakin negatif bias, semakin tinggi tingkat rekombinasi. Tingkat dihasilkan drain saat ini oleh karena itu berkurang dengan bias negatif meningkatnya Vgs seperti ditunjukkan pada Gambar Vgs. 5,25 untuk = - - 1 V, - 2 V, dan seterusnya, ke tingkat-off sejumput - 6 V. tingkat yang dihasilkan dari saluran saat ini dan merencanakan dari kurva hasil transfer persis seperti yang dijelaskan untuk JFET

Figure 5.26 Pengurangan pembawa
bebas dalam saluran karena potensi negatif pada terminal gerbang.

Untuk nilai-nilai positif dari V GS, gerbang positif akan menarik elektron tambahan (operator bebas) dari substrat tipe-p karena kebocoran arus balik dan mendirikan operator baru melalui tabrakan yang terjadi antara partikel mempercepat. Sebagai pintu gerbang ke sumber teganganterus meningkat dalam arah

positif, Gambar. 5.25 mengungkapkan bahwa drain saat ini akan meningkat pada tingkat cepat karena alasan yang tercantum di atas.

IDDS/VP

vertikal jarak antara V GS = 0 V dan V GS = + 1 V kurva Gambar. 5,25 merupakan indikasi yang jelas tentang berapa banyak arus meningkat untuk V-perubahan 1 di V GS Karena kenaikan yang cepat, pengguna harus menyadari arus drain nilai maksimum karena bisa terlampaui dengan tegangan gerbang positif. That is, for the device of Fig. Artinya, untuk perangkat Gambar. 5.25 penerapan tegangan G V S = +4 V akan menghasilkan menguras arus 22,2 mA, yang mungkin bisa melebihi nilai maksimum (saat ini atau daya) untuk perangkat. Sebagaimana terungkap di atas, penerapan positif gerbang ke sumber tegangan-telah "meningkatkan" tingkat operator bebas dalam saluran dibandingkan dengan yang dihadapi dengan Vgs = 0 V. Untuk alasan ini daerah tegangan gerbang positif pada saluran atau karakteristik transfer sering disebut sebagai daerah peningkatan, dengan daerah antara cutoff dan tingkat kejenuhan I DSS disebut sebagai daerah deplesi. Hal ini terutama menarik dan bermanfaat itu persamaan Shockley akan terus berlaku untuk jenis MOSFET deplesi karakteristik-baik dan peningkatan daerah deplesi. Untuk kedua wilayah, itu hanya perlu bahwa tanda yang tepat disertakan dengan V GS dalam persamaan dan menandatangani dipantau secara hati-hati dalam operasi matematika.

Sketsa karakteristik transfer untuk tipe-channel MOSFET deplesi n dengan I DSS = 10 mA dan VP = - 4 V.

CONTOH 5.3

VGS

=

semua yang muncul di Gambar. 5,27. Sebelum merencanakan wilayah positif Vgs, perlu diingat bahwa D saya meningkat sangat pesat dengan meningkatkan nilai positif Vgs,. Lainnya Dengan kata menjadi konservatif dengan pilihan nilai-nilai yang akan diganti ke's persamaan Shockley. Dalam hal ini, kita akan mencoba +1 V sebagai berikut:
Figure 5.27 Transfer karakteristik untuk tipe-channel MOSFET deplesi n dengan I DSS = 10 mA dan V P = -4V

p-Channel Deplesi-Type MOSFET
Pembangunan tipe-channel MOSFET deplesi p adalah persis kebalikan dari yang muncul pada Gambar. 5.23. seperti ditunjukkan pada Gambar. 5.28a. Terminal tetap seperti yang diidentifikasi, tetapi semua polaritas tegangan dan arah arus dibalik, seperti yang ditunjukkan pada gambar yang sama. Karakteristik saluran akan muncul persis seperti pada Gambar. 5.25 tapi dengan V DS memiliki negatif val231

IDDS/ P
V

ID (mA)

I

. ID (mA)

0 (c)

VP = +6 V

(b)

Figure 5.28
p-Channel MOSFET tipe deplesi dengan I DSS = 6 mA dan V P = + 6 V
VGS = +1 V VGS = +2 V

SS (a)

saya D memiliki nilai-nilai positif yang VGS= +3 V VGS = +4 V ditunjukkan (sejak arah pasti sekarang VGS = +5 V terbalik), dan Vgs memiliki polaritas berlawanan seperti ditunjukkan pada Gambar. 5.28c. Pembalikan dalam Vgs akan menghasilkan citra cermin (sekitar sumbu D I) untuk transfer karakteristik seperti ditunjukkan pada Gambar. 5.28b. Dengan kata lain, drain saat ini akan meningkat dari cutoff di Vgs = VP di wilayah Vgs positif untuk saya DSS dan kemudian terus meningkat untuk semakin nilai negatif. Persamaan Shockley's Vgs masih berlaku dan membutuhkan hanya dengan menempatkan tanda yang benar untuk kedua Vgs dan VP dalam persamaan.

Simbol, Spesifikasi Sheets, dan Konstruksi Kasus
Simbol grafis untuk dan-p-channel MOSFET tipe deplesi-n disediakan pada Gambar. 5.29. Perhatikan bagaimana simbol-simbol yang dipilih mencoba untuk mencerminkan pembangunan sebenarnya perangkat. Tidak adanya hubungan langsung (karena isolasi gerbang) antara pintu gerbang dan saluran diwakili oleh ruang antara pintu gerbang dan terminal lain dari simbol tersebut. Garis vertikal mewakili saluran dihubungkan antara drain dan sumber dan "didukung" oleh substrat. Two symbols are provided for each type of channel to reflect the fact that in some cases the substrate is externally available while in others it is not. Dua simbol disediakan untuk setiap jenis saluran untuk mencerminkan fakta bahwa dalam beberapa kasus substrat secara eksternal tersedia sementara di lain tidak. Untuk sebagian besar analisis untuk mengikuti dalam Bab 6, substrat dan sumber akan terhubung dan simbol yang lebih rendah akan dipekerjakan.

Figure 5.29 Grafik simbol untuk
(a) n-channel MOSFET tipe deplesi dan (b) p-channel MOSFET tipe deplesi.

IDDS/VP

Perangkat muncul pada Gambar 5.30. Memiliki tiga terminal, dengan identifikasi terminal muncul pada gambar yang sama. Lembar spesifikasi untuk MOS tipe deplesi-FET adalah mirip dengan sebuah JFET. Tingkat P dan aku DSS V disediakan bersama dengan daftar nilai maksimum dan khas "on" dan "off" karakteristik. In addition, how- Selain itu, bagaimana-

Figure 5.30 2N3797 Motorola n-channel MOSFET tipe deplesi.

IDDS/ P
V

pernah, karena saya D bisa melampaui tingkat saya DSS, titik lain biasanya diberikan yang mencerminkan nilai khas ID untuk beberapa tegangan positif (untuk perangkat nchannel). Untuk unit Gambar. 5.30, saya D ditentukan seperti yang saya D (n o) = 9 mA dc, dengan V DS = 10 V dan Vgs = 3,5 V.

5.8 PENINGKATAN-JENIS MOSFET
Meskipun ada beberapa kesamaan dalam konstruksi dan modus operasi antara deplesijenis dan tipe MOSFET perangkat tambahan, karakteristik-jenis peningkatan MOSFET sangat berbeda dari apa yang diperoleh sejauh ini. Kurva transfer tidak didefinisikan oleh's persamaan Shockley, dan menguras saat sekarang terputus sampai pintu gerbang ke sumber tegangan-mencapai besaran tertentu. Secara khusus, kontrol saat ini di sebuah channel perangkat n sekarang dipengaruhi oleh tegangan gerbang-untuk-sumber positif daripada kisaran tegangan negatif ditemui untuk-channel JFET n dan penipisan tipe-n-channel MOSFET.

Konstruksi Dasar
Pembangunan dasar dari tipe-channel MOSFET perangkat tambahan n disediakan pada Gambar. 5.31. Sebuah lempengan-jenis bahan p terbentuk dari basis silikon dan lagi-lagi disebut sebagai substrat. Sebagaimana dengan tipe MOSFET deplesi substrat kadangkadang secara internal dihubungkan ke terminal sumber, sedangkan pada kasus lain memimpin keempat dibuat tersedia untuk kontrol eksternal dari tingkat potensinya. Dan menguras sumber lagi-lagi terminal terhubung melalui kontak logam ke-doped n daerah, tetapi perhatikan pada Gambar. 5.31 tidak adanya saluran antara kedua-doped daerah n. Ini adalah perbedaan utama antara pembangunan deplesi-jenis dan peningkatan tipe MOSFET-tidak adanya saluran sebagai komponen dibangun dari perangkat. SiO 2 layer masih hadir untuk mengisolasi logam platform gerbang dari daerah antara drain dan sumber, tetapi sekarang itu hanya dipisahkan dari bagian-jenis material p. Singkatnya, oleh karena itu, pembangunan sebuah tipe MOSFET perangkat tambahan sangat mirip dengan yang ada pada-tipe MOSFET deplesi, kecuali tidak adanya saluran antara terminal dan sumber tiriskan.

Figure 5.31 n-Channel MOSFET tipe perangkat tambahan.

IDDS/VP

Operasi Dasar dan Karakteristik
Jika V GS adalah sebesar 0 V dan tegangan diterapkan antara drain dan sumber perangkat Gambar. 5.31, tidak adanya saluran-n (dengan nomor berlimpah bagi operator bebas) akan mengakibatkan arus efektif nol ampere-sangat berbeda dari tipe MOSFET deplesi dan JFET mana saya D = I DSS . . Hal ini tidak cukup untuk memiliki akumulasi besar pembawa (elektron) di drain dan sumber (karena-doped daerah n) jika jalan gagal ada di antara keduanya. Dengan V DS beberapa tegangan positif, V GS pada 0 V , dan terminal SS langsung terhubung ke sumber, sebenarnya ada dua reverse-bias pn sambungan antaradoped daerah n dan p-substrat untuk menentang setiap aliran signifikan antara drain dan source. Dalam Gambar. 5.32 baik DS V dan GS V telah diatur pada beberapa tegangan positif yang lebih besar dari 0 V, mendirikan tiriskan dan gerbang pada potensial positif sehubungan dengan sumber. Potensi positif di pintu gerbang akan tekanan lubang (karena beban seperti mengusir) dalam substrat-p sepanjang tepi lapisan 2 SiO untuk meninggalkan daerah itu dan memasuki daerah yang lebih dalam substrat-p, seperti yang ditunjukkan pada gambar. Hasilnya adalah sebuah daerah deplesi dekat lapisan SiO 2 void isolasi lubang. Namun, elektron dalam p-substrat (pembawa minoritas material) akan tertarik ke gerbang positif dan menumpuk di daerah dekat permukaan lapisan SiO 2. The SiO 2 layer dan isolasi kualitas perusahaan akan mencegah operator negatif dari diserap di terminal gerbang. Sebagai GS meningkat V di besarnya, konsentrasi elektron dekat kenaikan permukaan SiO 2 sampai akhirnya daerah tipe-n diinduksi dapat mendukung aliran terukur antara drain dan source. Tingkat V GS yang menghasilkan peningkatan signifikan dalam arus pembuangan disebut tegangan threshold dan diberi simbol T V. Pada lembar spesifikasi ini disebut sebagai V GS (T h), meskipun VT kurang berat dan akan digunakan dalam analisis untuk mengikuti. Karena saluran tersebut sudah tidak ada dengan V GS = 0 V dan "disempurnakan" oleh penerapan tegangan gerbanguntuk-sumber positif, jenis ini disebut MOSFET tipe MOSFET perangkat tambahan. Baik-dan peningkatan tipe MOS deplesi-FETs memiliki tipe daerah perangkat tambahan, namun label diterapkan untuk yang kedua karena satu-satunya adalah mode operasi.

Elektron tertarik ke gerbang positif (induksi n-channel) Daerah kehabisan tipe carrier p (hole) Lubang lapisan

Figure 5.32 Channel formasi ditipe-channel MOSFET n perangkat tambahan.

isolasi ditolak oleh gerbang positif

IDDS/ P
V

Seperti V GS meningkat melampaui ambang batas, kepadatan pembawa bebas dalam saluran induksi akan meningkat, mengakibatkan peningkatan tingkat drain saat ini. Namun, jika kita terus V GS konstan dan meningkatkan tingkat V DS, drain saat ini akhirnya akan mencapai tingkat kejenuhan seperti yang terjadi untuk JFET dan penipisan-jenis MOS-FET. Leveling off I D adalah karena-off proses mencubit digambarkan oleh saluran sempit pada akhir saluran dari saluran diinduksi seperti ditunjukkan pada Gambar. 5.33. Menerapkan Hoff's tegangan hukum-Kirch untuk tegangan terminal dari MOSFET Gambar. 5.33, kita menemukan bahwa

(5.11)
VDG VDS VGS

Figure 5.33 Perubahan di saluran
dan daerah penipisan dengan kenaikan tingkat V DS dengan nilai tetap V GS.

Jika V GS tetap diadakan di beberapa nilai seperti 8 V dan V DS meningkat dari 2 sampai 5 V, tegangan V DG [oleh Persamaan. (5.11)] akan turun dari - 6 ke - 3 V dan gerbang akan menjadi kurang dan kurang positif sehubungan dengan sia-sia. Penurunan di pintu gerbang-untuk mengalirkan tegangan-pada gilirannya akan mengurangi kekuatan menarik untuk operator gratis (elektron) di kawasan ini akibat saluran, menyebabkan pengurangan lebar saluran yang efektif.

Akhirnya, saluran akan berkurang ke titik pinch-off dan kondisi saturasi akan dibentuk seperti yang dijelaskan sebelumnya untuk JFET dan MOSFET tipe deplesi. Dengan kata lain, setiap peningkatan lebih lanjut dalam V DS pada nilai V GS tetap tidak akan mempengaruhi tingkat kejenuhan I D sampai kondisi kerusakan yang ditemukan. Karakteristik menguras Gambar. 5.34 mengungkapkan bahwa untuk perangkat Gambar. 5.33 dengan V GS = 8 V, kejenuhan terjadi pada tingkat V DS = 6 V. Bahkan, tingkat kejenuhan untuk V DS adalah berkaitan dengan tingkat diterapkan V GS oleh Dibuat (5.12) DSsat GS VT Jelas, oleh karena itu, dengan nilai tetap T V, maka semakin tinggi tingkat V GS, semakin banyak tingkat kejenuhan untuk V DS, seperti ditunjukkan pada Gambar. 5.33 oleh lokus tingkat kejenuhan.

IDDS/VP
i, ID (mA)

11 10 98 76 54 32 1

5 V1

Locus of VDSsat 10 V

VGS = V T = 2 V V
DS

15 V 6V Figure 5. Tiriskan karakteristik dari jenis-channel MOSFET peningkatan n dengan V T = 2 V dan k = 0,278 x 10 A / V.

Untuk karakteristik Gambar. 5.33 seperti diungkapkan oleh kenyataan bahwa arus drain telah turun ke 0 mA. In general, therefore: Secara umum, oleh karena itu: Untuk nilai V GS kurang dari ambang batas, drain saat ini sebuah tipe MOSFET perangkat tambahan adalah 0 mA.
Gambar 5,34 jelas menunjukkan bahwa sebagai tingkat Vgs meningkat dari T V 8 V, tingkat kejenuhan yang dihasilkan untuk saya D juga meningkat dari tingkat 0 sampai 10 mA. Selain itu, cukup jelas bahwa jarak antara tingkat Vgs meningkat besarnya Vgs meningkat, sehingga kenaikan yang terus meningkat di drain saat ini. Untuk tingkat Vgs> Vt, arus pembuangan berhubungan dengan tegangan gate-to-source yang diterapkan oleh hubungan nonlinier berikut: (5.13) Sekali lagi, itu adalah istilah kuadrat yang menghasilkan hubungan (melengkung) nonlinier antara I D dan V GS. Istilah k adalah sebuah konstanta yang merupakan fungsi dari pembangunan perangkat. Nilai k dapat ditentukan dari [persamaan berikut berasal dari Persamaan. (5.13)] di mana saya D (on) dan V GS (on) adalah nilai untuk masing-masing pada titik tertentu pada karakteristik perangkat.

ID = k( VGS ~ VT) k= ID(on) (VGS(on) ~ VT)2 (5.1 4)

Mengganti Aku D (n o) = 10 mA ketika V GS (on) = 8 V dari karakteristik Gambar. 5.34 yields 5,34 menghasilkan 10 mA 10 mA 10 mA

(8 V - 2 V) 2 (6 V) 2 = 0,278 x 10 -3 A / V 2 dan persamaan umum untuk aku 36 V2
D

untuk karakteristik Gambar. 5.34 results in: 5,34 hasil dalam: ID= 0.278 X 10~3(VGS ~ 2 V)2

k=

\

9 A2

,

m =4^ £ =

237

IDDS/ P
V

Mengganti Vgs = 4 V, kita menemukan bahwa ID = 0.278 X 10 3(4 V — 2 V)2 = 0.278 X 10 3(2)2 = 0.278 X 10~3(4) = 1.11 mA sebagaimana yang dijabarkan oleh Gambar. 5.34. 5,34. At Vgs = Vt , istilah kuadrat adalah 0 dan Id = 0 mA. Untuk analisis dc of-tipe MOSFET perangkat tambahan untuk muncul dalam Bab 6, karakteristik transfer lagi akan karakteristik untuk dipekerjakan dalam larutan grafis. Dalam Gambar. 5.35 drain dan karakteristik transfer telah ditetapkan berdampingan untuk menggambarkan proses transfer dari satu ke yang lain. Pada dasarnya itu dana hasil diperkenalkan sebelumnya untuk JFET dan MOSFET tipe deplesi. Dalam kasus ini, bagaimanapun, harus diingat bahwa drain saat ini 0 mA untuk Vgs -. Vt Pada titik ini arus yang terukur akan mengakibatkan Id dan akan meningkat seperti yang didefinisikan oleh Persamaan. (5.13). Perhatikan bahwa dalam menentukan titik-titik pada karakteristik transfer dari karakteristik drain, hanya tingkat kejenuhan bekerja, sehingga membatasi wilayah operasi untuk tingkat VDS lebih besar dari tingkat kejenuhan seperti yang didefinisikan oleh Persamaan. (5.12).

^ID
10 9 8 7 6 5 4 3 2 1

(mA)

i ID (mA)

VGS = V T =2V

Figure 5.35 sketsa karakteristik transfer untuk tipe-channel MOSFET perangkat

tambahan n dari karakteristikan.

Kurva transfer Gambar 5,35. Sudah tentu sangat berbeda dari yang diperoleh sebelumnya. Untuk saluran-n (induced) perangkat, sekarang benar-benar di wilayah Vgs positif dan tidak naik sampai Vgs = Vt. Pertanyaannya sekarang permukaan sebagai cara untuk plot karakteristik transfer yang diberikan tingkat k dan VT sebagaimana tercantum di bawah ini untuk MOSFET tertentu: ID = 0.5 X 10~3(VGS ~ 4 V)2 Pertama, sebuah garis horisontal ditarik di Id = 0 mA dari Vgs = 0 V untuk Vgs = 4 V seperti ditunjukkan pada Gambar. 5.36a. Selanjutnya, tingkat Vgs lebih besar dari T V seperti 5 V dipilih dan diganti ke Persamaan. (5.13) untuk menentukan tingkat yang dihasilkan Id sebagai berikut:

ID = 0.5 X 10~3(VGS ~ 4 V)2 = 0.5 X 10 3(5 V — 4 V)2 = 0.5 X 10 3(1)2 = 0.5 mA

IDDS/VP

Figure 5.36 Plotting karakteristik transfer dari tipe-channel MOSFET peningkatan n
dengan k = 0,5 x 10 A / T dan V V = 4 V

dan sebuah titik pada plot diperoleh seperti ditunjukkan pada Gambar. 5.36b. Akhirnya, tingkat tambahan V GS dipilih dan yang dihasilkan tingkat I D diperoleh. diperoleh. Secara khusus, pada V GS = 6, 7, dan 8 V, tingkat I D adalah 2, 4,5, dan 8 mA, masing-masing, seperti yang ditunjukkan pada Gambar plot yang dihasilkan. 5.36c. p-Channel Enhancement-Type MOSFETs Pembangunan tipe-channel MOSFET peningkatan p adalah persis kebalikan dari yang muncul pada Gambar. 5.31, seperti yang ditunjukkan pada Gambar. 5.37a. Artinya, sekarang ada tipe substrat n-doped dan daerah p bawah dan sumber koneksi tiriskan. Terminal tetap seperti yang diidentifikasi, tetapi semua polaritas tegangan dan arah arus dibalik. Karakteristik saluran akan muncul sebagaimana ditunjukkan pada Gambar. 5.37c, dengan tingkat peningkatan arus akibat dari semakin nilai negatif V GS. Karakteristik transfer akan gambar cermin (tentang saya sumbu D) dari kurva transfer Gambar. 5.35, dengan I D meningkat dengan semakin nilai negatif dari V GS luar T V, seperti ditunjukkan pada Gambar. 5.37b. 5.37b Persamaan (5.11) sampai (5.14) sama-sama berlaku untuk perangkat p-channel.

IDDS/ P
V

SS

i, ID

V G
S

= 5 V
(mA)

0

,, ID (mA) V
G S

= 4 V VGS =– 3V

(b)
10

(c) Figure 5.37 p-Channel MOSFET tipe perangkat
i"3

tambahan dengan T V - 2 V dan k - 0,5 X

A/V2.

Simbol, Spesifikasi Sheets, dan Konstruksi Kasus
Simbol grafis untuk-n-channel dan p-jenis perangkat tambahan MOSFET disediakan sebagai Gb. 5.38. Sekali lagi perhatikan bagaimana simbol mencoba untuk mencerminkan konstruksi sebenarnya perangkat. Garis putus-putus antara drain dan source dipilih untuk mencerminkan kenyataan bahwa saluran tidak ada antara kedua di bawah kondisi yang tidak bias. Hal ini, pada kenyataannya, satu-satunya perbedaan antara simbol untuk jenis-deplesi dan tipe MOSFET perangkat tambahan.

Figure 5.38 Simbol untuk (a)
n-channel MOSFET tipe perangkat tambahan dan (b) pchannel MOSFET tipe perangkat tambahan.

Lembar spesifikasi untuk suatu perangkat tambahan n-channel MOSFET tipeMotorola disediakan sebagai Gb. 5.39. Pembangunan terminal identifikasi kasus dan

disediakan di sebelah rating maksimum, yang sekarang termasuk menguras maksimum arus 30 mA dc. Lembar spesifikasi memberikan tingkat I DS S di bawah "off" kondisi, yang sekarang hanya 10 dc nA (pada V DS = 10 V dan V GS = 0 V) dibandingkan dengan rentang milliampere untuk dan penipisan-jenis MOSFET JFET . Tegangan ambang ditentukan

IDDS/VP

Figure 5.39 2N4351 Motorola n-channel MOSFET tipe perangkat tambahan.

sebagai V GS (T h) dan memiliki jangkauan dari 1 sampai 5 V dc, tergantung pada unit yang digunakan. Daripada menyediakan berbagai k pada Persamaan. (5.13), tingkat khas I D (n o) (3 mA dalam hal ini) ditentukan pada tingkat tertentu V GS (pada) (10 V untuk yang ditentukan saya D tingkat). tingkat). Dengan kata lain, ketika Vgs = 10 V, aku d = 3 mA. Tingkat diberikan V GS (T h), I D (on), dan V GS (on) izin penentuan k dari Persamaan. (5.14) dan penulisan persamaan umum untuk karakteristik transfer. Persyaratan Penanganan MOSFETs ditelaah dalam Bagian 5.9

IDDS/ P
V

CONTOH 5.4

Menggunakan data yang diberikan pada lembar spesifikasi Gambar. 5.39 dan rata-rata ambang tegangan V GS (T h) = 3 V, tentukan: (a) Nilai yang dihasilkan k untuk MOSFET. (b) Karakteristik transfer.

Solution
Untuk V GS = 8, 10, 12, dan 14 V, saya D akan 1,525, 3 (sebagaimana didefinisikan), 4,94, dan 7,38 mA, masing-masing. Karakteristik transfer, dibahas dalam Gambar. 5.40.

Figure 5.40 Solusi untuk Contoh 5.4.

5.9 MOSFET PENANGANAN
tipis SiO 2 lapisan antara gerbang dan saluran MOSFET memiliki efek positif dari menyediakan input-impedansi karakteristik tinggi untuk perangkat, tetapi karena lapisan sangat tipis, ia memperkenalkan perhatian untuk penanganannya yang tidak hadir untuk BJT atau transistor JFET. Ada cukup sering akumulasi biaya statis (yang kita mengambil dari lingkungan kita) untuk membentuk beda potensial seluruh lapisan tipis yang dapat memecah lapisan dan menetapkan konduksi melalui itu. Oleh karena itu penting bahwa kami meninggalkan foil (atau konduksi) pengiriman korslet (atau cincin)

IDDS/VP

menghubungkan perangkat memimpin bersama-sama sampai perangkat harus dimasukkan ke dalam sistem. Cincin korslet mencegah kemungkinan penerapan potensi di setiap dua terminal perangkat Dengan cincin perbedaan potensial antara dua terminal dijaga pada 0 V. Paling tidak selalu menyentuh tanah untuk mengizinkan debit akumulasi listrik statis sebelum menangani perangkat, dan selalu mengambil transistor oleh casing. Ada sering transien (perubahan tajam dalam tegangan atau arus) dalam jaringan ketika unsur-unsur yang dihapus atau dimasukkan jika listrik menyala. Tingkat transient sering bisa lebih dari perangkat dapat menangani, dan karena itu kekuasaan harus selalu mati ketika perubahan jaringan yang dibuat. Maksimum gerbang ke sumber tegangan-biasanya disediakan dalam daftar peringkat maksimum perangkat. Salah satu metode untuk memastikan ini bahwa tegangan tidak melebihi (mungkin transien oleh efek), baik untuk polaritas untuk memperkenalkan dua dioda Zener, seperti yang ditunjukkan dalam Gambar. 5.41. Para Zeners yang kembali ke belakang untuk memastikan perlindungan bagi polaritas baik. Jika kedua adalah 30-V Zeners dan transien positif 40 V muncul, Zener rendah akan "kebakaran" di 30 V dan atas akan mengaktifkan dengan drop-V 0 (idealnya-untuk positif "pada" wilayah yang semikonduktor dioda) di dioda lainnya. Hasilnya adalah maksimum 30 V untuk-untuksumber tegangan gerbang. Salah satu kelemahan diperkenalkan oleh perlindungan Zener adalah bahwa resistensi off dioda Zener kurang dari impedansi input yang ditetapkan oleh lapisan SiO 2. Hasilnya adalah pengurangan resistansi masukan, tapi tetap saja masih cukup tinggi untuk sebagian besar aplikasi. Begitu banyak perangkat diskrit sekarang memiliki perlindungan Zener bahwa beberapa kekhawatiran yang tercantum di atas tidak begitu menyusahkan. Namun, masih terbaik untuk menjadi agak berhati-hati saat memegang MOS-FET perangkat diskrit.

Figure 5.41 Zener-protected MOSFET.

5.10 VMOS
Salah satu kelemahan dari MOSFET khas adalah penanganan mengurangi daya-level (biasanya, kurang dari 1 W) dibandingkan dengan transistor BJT. Ini shortfall untuk perangkat dengan banyak karakteristik positif sehingga dapat dilunakkan dengan mengubah modus pembangunan dari salah satu yang bersifat planar seperti ditunjukkan pada Gambar satu. 5,23 untuk dengan struktur vertikal seperti ditunjukkan pada Gambar. 5.42. Semua elemen dari MOSFET planar hadir di-logam vertikal-silikon oksida FET (VMOS) metalik koneksi permukaan-ke terminal dari perangkat-lapisan SiO 2 antara gerbang dan tipe-p daerah antara saluran dan sumber untuk pertumbuhan saluran-n diinduksi (perangkat tambahan-

Figure 5.42 dilindungi MOSFET Zener

5.10 VMOS

243

mode operation). The term vertical is due primarily to the fact that the channel is now formed in the vertical direction rather than the horizontal direction for the planar device. mode operasi). Istilah vertikal terutama disebabkan oleh fakta bahwa saluran tersebut sekarang terbentuk dalam arah vertikal daripada arah horizontal untuk perangkat planar. juga memiliki penampilan V "memotong" di dasar semikonduktor, yang sering berdiri sebagai karakteristik untuk menghafal mental nama perangkat. Pembangunan Gambar. 5.42 agak sederhana di alam, meninggalkan beberapa tingkat transisi doping, tetapi tidak mengizinkan deskripsi yang paling aspek penting dari operasinya. Penerapan tegangan positif untuk mengalirkan dan tegangan negatif ke sumber dengan gerbang pada 0 V atau beberapa khas positif "pada" tingkat seperti ditunjukkan pada Gambar. 5.42 akan mengakibatkan saluran-n diinduksi di daerah tipe-p sempit perangkat. Panjang saluran sekarang ditentukan oleh ketinggian vertikal dari daerah-p, yang dapat dibuat secara signifikan lebih rendah dari saluran menggunakan konstruksi planar. Pada bidang horizontal panjang saluran terbatas pada 1 sampai 2 x m / (1 / x m = 10 ~ 6 m). Difusi lapisan (seperti daerah-p dari Gambar. 5,42) dapat dikendalikan untuk pecahan kecil sebuah mikrometer. Sejak penurunan hasil saluran panjang di tingkat ketahanan akan berkurang, disipasi daya tingkat perangkat (daya yang hilang dalam bentuk panas) pada level saat ini operasi akan berkurang 10 W. Secara umum: Dibandingkan dengan MOSFET planar tersedia secara komersial, VMOS FETs telah mengurangi tingkat perlawanan saluran dan peringkat saat ini dan kekuatan yang lebih tinggi. Karakteristik penting tambahan pembangunan vertikal adalah: VMOS FETs memiliki koefisien temperatur positif yang akan memerangi kemungkinan pelarian termal. Jika suhu perangkat harus meningkatkan karena media sekitarnya atau arus dari perangkat, tingkat ketahanan akan meningkat, menyebabkan pengurangan pembuangan saat ini bukannya meningkat ditemui untuk perangkat konvensional. Hasil koefisien negatif suhu pada tingkat penurunan resistensi dengan peningkatan suhu bahwa bahan bakar tingkat saat ini tumbuh dan mengakibatkan ketidakstabilan termal suhu lebih lanjut dan pelarian. Karakteristik lain yang positif dari konfigurasi VMOS adalah: Penyimpanan muatan mengurangi tingkat mengakibatkan waktu switching lebih cepat untuk konstruksi VMOS dibandingkan dengan orang-orang untuk konstruksi planar konvensional.

Bahkan, perangkat VMOS biasanya memiliki waktu untuk perpindahan kurang dari satu setengah yang dihadapi untuk transistor BJT khas.

5.11 CMOS
Sebuah logika sirkuit yang sangat efektif dapat dibentuk dengan membangun pchannel dan n-channel MOSFET pada substrat yang sama seperti yang ditunjukkan pada Gambar. 5,43. Perhatikan p diinduksi-channel di sebelah kiri dan diinduksi n-channel di sebelah kanan untuk-dan n-channel perangkat p, masing-masing. Konfigurasi ini disebut sebagai pengaturan MOSFET komplementer (CMOS) yang memiliki aplikasi luas dalam logika desain komputer. Input impedansi tinggi relatif, cepat switching kecepatan, dan kekuasaan tingkat operasi yang lebih rendah dari konfigurasi CMOS telah menghasilkan sebuah disiplin baru disebut sebagai desain logika CMOS.

IDDS/VP
Vi

SiO2

n-type substrate Figure 5.43 CMOS dengan koneksi yang ditunjukkan pada Gambar. 5,44..

Salah satu penggunaan yang efektif sangat susunan komplementer adalah sebagai inverter, seperti ditunjukkan pada Gambar. 5,44. Sebagai diperkenalkan untuk switching transistor, inverter adalah unsur logika yang "membalikkan" sinyal diterapkan. Artinya, jika tingkat logika operasi adalah 0 V (0-negara) dan 5 V (1-negara), tingkat input dari 0 V akan menghasilkan tingkat output 5 V, dan sebaliknya. Catatan pada Gambar. 5,44 yang kedua pintu yang terhubung ke sinyal diterapkan dan baik menguras ke o V output,. Sumber-p saluran MOSFET (Q 2) yang terhubung langsung ke tegangan yang diterapkan V SS sedangkan sumber n-channel MOSFET (Q1) terhubung ke tanah. Untuk tingkat logika didefinisikan di atas, penerapan 5 V pada input harus menghasilkan sekitar 0 V pada output. Dengan 5 V pada V saya (berkenaan dengan tanah), V GS1 = V i dan Q1 adalah "pada," menghasilkan resistensi yang relatif rendah antara drain dan source seperti ditunjukkan pada Gambar. 5.45. Sejak V i dan V SS sebesar 5 V, Vgs 2 = 0 V, yang kurang dari T V yang diperlukan untuk perangkat ini, menghasilkan off negara ". Tingkat resistansi yang dihasilkan antara drain dan source cukup tinggi untuk Q 2 , seperti ditunjukkan pada Gambar. 5.45. Sebuah aplikasi sederhana dari aturan-pembagi tegangan akan mengungkapkan bahwa o V sangat dekat dengan 0 V atau 0-negara, menetapkan proses inversi yang diinginkan. Untuk i tegangan V diterapkan dari 0 V (0-negara), V GS1 = 0 V dan Q1 akan mati dengan V S S 2 = - 5 V, menyalakan-channel MOSFET p. Hasilnya adalah bahwa Q 2 akan memberikan tingkat tahanan kecil, Q 1 resistensi yang tinggi, dan V o = V SS = 5 V (1-negara). Karena menguras arus yang mengalir untuk kasus baik dibatasi oleh off transistor "dengan nilai kebocoran, daya hilang oleh perangkat dalam keadaan baik sangat rendah. komentar tambahan pada aplikasi dari logika CMOS disajikan dalam Bab 17.

VSS 9 5 V
w leakage

R1 +R2 R1 (low)

Q2 off R2 (high) ----o Vo = ----= 0 V (0-state) Q1 on Figure 5.45 Relative resistance levels for Vi = 5 V (1-state).

IDDS/ P
V

5.12 TABEL IKHTISAR
Karena kurva transfer dan beberapa karakteristik penting bervariasi dari satu jenis FET yang lain, Tabel 5.2 dikembangkan dengan jelas menampilkan perbedaan dari satu perangkat ke yang berikutnya. Sebuah pemahaman yang jelas dari semua kurva dan parameter tabel akan memberikan latar belakang yang cukup untuk analisis dan ac dc untuk mengikuti Bab 6 dan 8. Luangkan waktu sejenak untuk memastikan bahwa setiap kurva dikenali dan derivatnya dipahami, dan kemudian membentuk dasar untuk perbandingan tingkat parameter penting dari R i dan C i untuk perangkat terkait masih berlangsung.

TABLE 5.2 Field Effect Transistors Type

-SymbolBasic Relationships

Transfer Curve

Input Resistance and Capacitance

JFET (n-channel)

Ri> 100 MQ, Ci : (1 — 10) pF

MOSFET depletion-type (nchannel)

Ri > 1010 Q, Ci : (1 — 10) pF

MOSFET enhancementtype (n-channel)

Ri > 1010 Q, Ci : (1 — 10) pF

IDDSWP

5.13

PSPICE WINDOWS

Karakteristik dari channel JFET n dapat ditemukan dalam banyak cara yang sama seperti digunakan untuk transistor bipolar. Rangkaian kurva untuk berbagai tingkat V akan membutuhkan menyapu bersarang di bawah menyapu utama untuk drain-sumber tegangan. Konfigurasi yang dibutuhkan muncul pada Gambar. 5,46. Perhatikan tidak adanya resistor karena impedansi masukan dianggap tak terbatas, sehingga IG = 0 A. Memanggil Facebook spesifikasi perangkat melalui Edit-Model-Model Instance Edit (Text) akan menghasilkan tampilan yang di kepala sebuah daftar parameter Beta. Untuk bidang-efek Beta-junction transistor didefinisikan oleh (5.15)
Figure 5.46 Jaringan The Vto parameter = - 3 mendefinisikan Vgs = VP = - V sebagai tegangan pinch-off untuk sesuatu-memeriksa ketika kita mendapatkan kita. Karakteristik 3 Memilih Analisis ikon Setup (ingat bahwa ia memiliki garis biru horizontal di bagian atas), yang DC Sapu pertama diaktifkan dan kemudian diaktifkan untuk menghasilkan Sapu kotak dialog DC. Pilih Tegangan Sumber-Linear, dan masukkan Nama: VDD, Nilai Mulai dari 0 V, Nilai Akhir 10 V, dan Penilaian 0,01, V. Kemudian Sapu Digabung dipilih, dan Tegangan dan Linear dipilih sekali lagi. Akhirnya, Nama: VGG dimasukkan, Nilai Mulai dari 0 V yang dipilih, Nilai Akhir -5 V dimasukkan, dan Penilaian ditetapkan sebesar -1, V. Kemudian pastikan untuk Aktifkan Digabung Sapu sebelum mengklik OK dan penutupan. Dengan menjalankan Probe otomatis setelah Simulasi diaktifkan, klik pada ikon analisis akan menghasilkan MicroSim Probe layar-Orcad. Tidak perlu untukmemanggil-Axis Setting X karena sumbu horizontal memiliki jangkauan yang benar dan Vdd tegangan sebenarnya adalah saluran dari sumber tegangan. Dengan memilih ikon Trace, Jejak Tambah kotak dialog akan muncul). ID (J1dipilih, diikuti dengan OK. Hasilnya adalah himpunan karakteristik muncul pada Gambar. 5,47. Label sisanya dimasukkan dengan menggunakan ikon ABC. Perhatikan bahwa tegangan-off mencubit adalah - 3 V, seperti yang diharapkan oleh parameter Vto. Nilai I DSS sangat dekat dengan 12 mA.

digunakan untuk memperoleh karakteristik saluran J2N3819 JFET-n.

Figure 5.47 Tiriskan karakteristik untuk saluran J2N3819 JFET-n Gambar 5.46..

IDDS/ P
V

Karakteristik transfer dapat diperoleh dengan kembali ke konfigurasi jaringan dan memilih ikon-Setup Analisis. The Sapu DC lagi diaktifkan, dan DC Sapu dipilih. Kali ini, karena hasilnya hanya akan menjadi salah satu kurva, operasi bersarang tidak akan dilakukan tahu. Setelah memilih Sumber Tegangan dan Linear itu, akan Nama VGG, Start Nilai -3 V (karena kita sekarang bahwa VP = -3 V ), Akhir Nilai 0 V, dan Penilaian 0,01 V untuk mendapatkan plot terus menerus baik. Setelah OK diikuti dengan Close, ikon Simulasi dapat dipilih. Setelah layar Probe muncul, pilih Plot-X-Axis-Axis Pengaturan variabel dan memilih V (J1: g) untuk gerbang-sumber tegangan. Pilih OK dan kami kembali ke Axis Pengaturan kotak dialog-X untuk memilih berbagai Ditetapkan Pengguna -3 V ke 0 V (yang telah muncul karena settingan menyapu kita). Pilih OK lagi dan ID Trace (J1) dapat dipilih untuk menghasilkan karakteristik transfer Gambar. 5,48.

Figure 5.48 Transfer karakteristik untuk saluran J2N3819 JFET-n Gambar 5.46.

IDDSWP 5.2 Konstruksi dan Karakteristik JFET MASALAH
1. (A) Gambarkan konstruksi dasar dari suatu-channel JFET p. (B) Terapkan biasing yang tepat antara drain dan sumber dan sketsa daerah deplesi untuk V G S = 0 V. 2. Menggunakan karakteristik Gambar. 5.10, menentukan saya D untuk tingkat berikut V GS (Untuk Artikel V D S> VP).

a. b. c. d. e. f.

Vgs 0 = V. Vgs = - 1 V. Vgs = ~ 1,5 V. V G S = - 1,8 V. V G S = _ 4 V. Vgs = ~ ~ 6 V.

3. (A) Tentukan V DS untuk V G S = 0 V dan aku D = 6 mA menggunakan karakteristik Gambar. 5.10.

b. c. d. e. f. g.

Dengan menggunakan hasil dari bagian (a), menghitung resistansi JFET untuk wilayah I D = 0 sampai 6 mA untuk Vgs = 0 V. Tentukan DS V untuk Vgs = ~ 1 V dan aku D = 3 mA. Menggunakan hasil bagian (c), menghitung resistansi JFET untuk region aku D = 0 sampai 3 mA untuk Vgs = ~ 1 V. Tentukan DS V untuk G S V = ~ ~ 2 V dan aku D = 1,5 mA. Menggunakan hasil bagian (e), menghitung resistansi JFET untuk wilayah I D = 0-1,5 mA untuk Vgs = ~ 2 ~ V. Mendefinisikan hasil dari bagian (b) sebagai o r, menentukan hambatan untuk Vgs = ~ 1 V menggunakan Persamaan. (5.1) dan bandingkan dengan hasil bagian (d).

(H) Ulangi bagian (g) untuk Vgs = ~ ~ 2 V dengan menggunakan persamaan yang sama, dan membandingkan hasilnya dengan bagian (F). (I) Berdasarkan hasil bagian (g) dan (h), apakah Persamaan. (5.1) tampaknya pendekatan yang valid? 4. Menggunakan karakteristik Gambar. 5.10:

a. b. c. d. e. f.

Tentukan perbedaan mengalir saat ini (untuk V DS > V P) antara V G S = 0 V dan G V S = - 1 V. Ulangi bagian (a) antara Vgs = ~ ~ 1 dan - 2 V. Ulangi bagian (a) antara Vgs = ~ ~ 2 dan - 3 V. Ulangi bagian (a) antara Vgs = ~ ~ 3 dan - 4 V. Apakah ada perubahan yang nyata pada perbedaan dalam tingkat ini sebagai Vgs menjadi semakin negatif?

Apakah hubungan antara perubahan pada V G S dan perubahan yang dihasilkan dalam I D linier atau nonlinier? Jelaskan.

5.

Apa perbedaan utama antara karakteristik kolektor dari transistor BJT dan karakteristik menguras dari transistor JFET? Bandingkan unit masing-masing sumbu dan variabel control. Bagaimana saya C bereaksi untuk meningkatkan tingkat Ib versus perubahan dalam I D untuk semakin nilai negatif V GS ? ? Bagaimana jarak antara langkah-langkah Ib dibandingkan dengan jarak antara langkah-langkah Vg S ? ? Bandingkan V C s untuk VP dalam mendefinisikan wilayah nonlinier pada tingkat rendah tegangan output.

6.
b.

(A) Jelaskan dengan kata-kata Anda sendiri mengapa IG secara efektif nol ampere untuk transistor JFET. Mengapa impedansi masukan ke JFET begitu tinggi? Mengapa efek medan terminologi yang sesuai untuk perangkat ini tiga-terminal penting?

c. 7.

Mengingat Saya DSS = 12 mA dan \ V P \ = 6 V, sketsa kurva distribusi kemungkinan karakteristik untuk JFET (mirip dengan Gambar 5.10.). 8. Secara umum, komentar pada polaritas dari berbagai tegangan dan arah arus untuk channel JFET versus nchannel JFET p § 5.3 Transfer Characteristics 9. Mengingat karakteristik Gambar. 5,49: a. Sketsa karakteristik transfer langsung dari karakteristik tiriskan.

b.

Menggunakan Gambar. 5,49 untuk menetapkan nilai I DSS dan VP, sketsa's karakteristik transfer menggunakan persamaan Shockley.

c.

Bandingkan karakteristik bagian (a) dan (b). Apakah ada perbedaan besar?

IDDS/ P
V

Figure 5.49 Masalah 9, 17 10 -. (A) Mengingat saya DSS = 12 mA dan VP = 4 V, sketsa karakteristik transfer untuk transisi JFETsistor. (B) Sketsa karakteristik mengalir selama perangkat dari bagian (a). 11 saat. Mengingat saya DSS = 9 mA dan VP = - 3,5 V, tentukan ID: a. b. c. d. V GS = 0 V. V GS = - 2 V. Vgs = - 3,5 V. V GS = - 5 V.

12. Mengingat Saya DSS = 16 mA dan VP = - 5 V, sketsa karakteristik transfer menggunakan titik data dari Tabel 5.1. Tentukan nilai I D pada V GS = - 3 V dari kurva, dan bandingkan dengan nilai yang ditentukan menggunakan persamaan Shockley itu. Ulangi di atas untuk V GS = - 1 V. 13. A-channel JFET p memiliki parameter perangkat I DSS = 7,5 mA dan VP = 4 V. Sketsa karakteristik transfer. 14. a. b. Mengingat Saya DSS = 6 mA dan VP = -4,5 V: Tentukan Aku D di GS V = ~ ~ 2 dan -3,6 V. Tentukan GS V di I D = 3 dan 5,5 mA.

15 DQ. Mengingat Q-point I = 3 mA dan V GS = - 3 V, menentukan apakah aku DSS VP = - 6 V.§ 5.4 Specification Sheets (JFETs)

16.

Menentukan wilayah operasi untuk JFET 2N5457 Gambar. .5.18 Menggunakan kisaran I DSS dan VP disediakan. Artinya, sketsa kurva transfer yang didefinisikan oleh maksimum saya DSS dan VP dan kurva transfer minimum DSS dan VP saya,. Kemudian naungan di daerah yang dihasilkan antara dua kurva.

17.

Menentukan wilayah operasi untuk JFET Gambar. 5,49 jika V DS max = 25 V dan kapak m PD = 120 mW.

§ 5.5 Instrumentasi

18.
dan V DS = 10 V.

Menggunakan karakteristik Gambar. 5,21, menentukan saya D di V GS = -0,7 V

19. 20.

Mengacu pada Gambar. 5,21, adalah tempat kedudukan pinch-off nilai-nilai yang ditentukan oleh wilayah V DS <V saya P \ = 3 V? Tentukan VP untuk karakteristik Gambar. 5,21 menggunakan Aku DSS dan IDat beberapa nilai V GS . . Artinya, hanya pengganti ke Teman Shockley dan memecahkan persamaan untuk VP -. Bandingkan hasil untuk diasumsikan nilai 3 V dari karakteristik.

IDDS/VP 21.
Menggunakan DS Aku S = 9 mA dan V P = - 3 V untuk karakteristik Gambar. 5,21, hitung saya D di V GS = - 1 V menggunakan's persamaan Shockley dan membandingkan ke tingkat muncul pada Gambar. 5.21.

22. (A) Hitung resistansi yang terkait dengan JFET Gambar. 5,21 untuk V GS = 0 V dari I D =
0 sampai 4 mA.

b. c.

Ulangi bagian (a) untuk V GS = -0.5 V dari I D = 0 sampai 3 mA.

Menetapkan label r o dengan hasil bagian (a) dan r d untuk bahwa dari bagian (b), menggunakan Persamaan. (5.1) untuk menentukan r d dan membandingkan dengan hasil dari bagian (b).

§ 5.7 Depletion-Type MOSFET 23. (A) Buatlah sketsa konstruksi dasar dari MOSFET tipe deplesi kanal-p. (B) Terapkan tegangan saluran-ke-sumber yang tepat dan sketsa aliran elektron untuk V GS = 0 V. 24. Dengan cara apa pembangunan tipe MOSFET deplesi mirip dengan suatu JFET? Dengan cara apa itu berbeda?

25. 26.

Jelaskan dengan kata-kata Anda sendiri mengapa penerapan tegangan positif ke gerbang dari sebuah pasukan penjaga perdamaian MOSFET tipe deplesi-chan-n akan menghasilkan menguras arus melebihi saya DSS . . Mengingat tipe MOSFET deplesi dengan IDSS = 6 mA dan VP = - 3 V, menentukan drain saat ini pada V G S = -, 1 0, 1, dan 2 V. Bandingkan perbedaan tingkat saat ini antara - 1 dan 0 V dengan perbedaan antara 1 dan 2 V. Dalam G S V wilayah positif, tidak menguras kenaikan saat ini pada tingkat yang lebih tinggi secara signifikan dibandingkan nilai negatif? Apakah kurva Id menjadi lebih dan lebih vertikal dengan meningkatkan nilai positif dari V GS? Apakah ada linear atau hubungan nonlinear antara I D dan V GS? Jelaskan.

27.

Sketsa dan tiriskan karakteristik transfer dari tipe-channel MOSFET deplesi n dengan I DS S = 12 mA dan V P = - 8 V untuk berbagai V GS = - VP untuk V GS = 1 V.

28. Mengingat aku D = 14 mA dan V G S = 1 V, menentukan Vp jika IDSS = 9.5 mA untuk tipe MOSFET deplesi. 29. Mengingat Id = 4 mA pada V G S = - 2 V, menentukan saya DSS jika V P = - 5 V. 30.
Dengan menggunakan nilai rata-rata 2,9 mA untuk saya DSS dari MOSFET 2N3797 Gambar. 5.30, menentukan tingkat V GS yang akan menghasilkan arus drain maksimum 20 mA jika Vp = - 5 V.

31. Jika menguras saat ini untuk MOSFET 2N3797 Gambar. 5.30 adalah 8 mA, berapakah nilai maksimum yang
diizinkan V DS memanfaatkan power rating maksimum?

§ 5.8 Enhancement-Type MOSFET 32 MOS. (A) Apa perbedaan yang signifikan antara konstruksi dari perangkat-mengetikFET dan MOSFET tipe deplesi?

b.

Sketsa p-channel MOSFET tipe perangkat tambahan dengan biasing tepat diterapkan (VDS> 0 V, V GS> VT) dan menunjukkan saluran, arah aliran elektron, dan daerah deplesi yang dihasilkan. c. Dalam kata-kata Anda sendiri, secara singkat menggambarkan operasi dasar dari sebuah tipe MOSFET perangkat tambahan.

33 MOSFET. (A) Sketch transfer dan menguras karakteristik n-channel perangkat tambahan-mengetik jika VT = 3,5 V dan k = 0,4 X 10 ~ 3 A V / 2. (B) Ulangi bagian (a) untuk karakteristik transfer jika VT dijaga pada 3,5 V tapi k meningkat sebesar 100% menjadi 0,8 X 10 ~ 3 A / V 2. 34. (A) Diberikan V GS (Th) = 4 V dan I D (on) = 4 mA pada V GS (n o) = 6 V, tentukan k dan menulis general ekspresi Id dalam format Persamaan. (5.13). b. Sketsa karakteristik transfer untuk perangkat pada bagian (a). Tentukan Id untuk perangkat pada bagian (a) pada V G S 2, = 5, dan 10 V

c.

35. Mengingat karakteristik transfer Gambar. 5,50, menentukan VT dan k dan menulis persamaan umum untuk Id. 36. Mengingat k = 0.4X10 ~ 3 A / V 2 dan saya D (on) = 3 mA dengan V GS (pada) = 4 V, V T menentukan. 37.
Saluran arus maksimum untuk peningkatan tipe-n-channel MOSFET 2N4351 adalah 30 mA. Tentukan V GS pada tingkat saat ini jika k = 0,06 x 10 ~ 3 A / V 2 dan T V adalah nilai maksimum.

IDDS/ P
V

Figure 5.50 Problem 35

38.

Apakah arus tipe MOSFET peningkatan-peningkatan pada tingkat yang sama seperti tipe MOSFET deplesi untuk wilayah konduksi? Hati-hati meninjau Format umum dari persamaan, dan jika latar belakang matematika termasuk kalkulus diferensial, menghitung dI D / dV GS dan membandingkan besarnya.

39.
= - 5 V dan k = 0,45 x 10 ~ 3 A / 2 V.

Sketsa karakteristik transfer dari tipe-channel MOSFET perangkat tambahan p jika T V

40.

Sketsa kurva I D = 0,5 X 10 ~ 3 (V 2 GS) dan aku D = 0,5 X 10 _3 (V GS - 4) 2 untuk V GS dari 0 hingga 10 V. Apakah T V = 4 V memiliki dampak yang signifikan pada tingkat I D untuk wilayah ini? § 5.10 VMOS 41 Jelaskan. (A) dalam kata-kata Anda sendiri mengapa FET VMOS dapat menahan arus yang lebih tinggi dan daya rating daripada teknik konstruksi standar. b. c. Mengapa FETs VMOS telah mengurangi tingkat resistensi saluran? Mengapa suhu koefisien positif yang diinginkan? § 5.11 CMOS * 42. (A) Jelaskan dengan kata-kata Anda sendiri pengoperasian jaringan Gambar i. 5,44 dengan V = 0 V. (B) Jika "pada" MOSFET Gambar. 5,44 (dengan V i = 0 V) memiliki drain arus 4 mA dengan V DS = 0,1 V, apa tingkat resistensi perkiraan perangkat? Jika saya D = 0,5 / u A untuk off "transistor", apa resistensi perkiraan perangkat? Apakah tingkat perlawanan yang dihasilkan menunjukkan bahwa tingkat output akan menghasilkan tegangan yang diinginkan? 43 CMOS. Logika Penelitian di perguruan tinggi lokal atau perpustakaan Anda, dan menggambarkan berbagai aplikasi dan keuntungan dasar dari pendekatan. * Harap Catatan: Tanda bintang menunjukkan lebih banyak masalah sulit.

You're Reading a Free Preview

Download
scribd
/*********** DO NOT ALTER ANYTHING BELOW THIS LINE ! ************/ var s_code=s.t();if(s_code)document.write(s_code)//-->